CN108155964A - 基于训练序列的fpga多通道串行数据动态对齐方法 - Google Patents

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唐小东
沈家炜
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周晓瑜
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张雨程
刘桂鹏
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Abstract

本发明公开了一种基于训练序列的FPGA多通道串行数据动态对齐方法。该方法具体如下：将各通道高速串行数据进行串行转并行操作；检测并补偿各通道时钟锁存边沿与数据中心的偏移量，进行位对齐；对输出的并行数据进行滑位操作，进行字对齐；将各通道输出的并行数据进行相同延时，进行通道对齐。该方法通过以训练字为基准，实现了对FPGA多通道高速串行数据的动态对齐，主要包括位对齐、字节对齐和通道对齐。采用上述动态对齐的方法，使得多通道高速数据接收更灵活，能根据当前传输系统的物理状态，实时自动对各通道数据线和时钟线进行对齐操作，不断适应外部环境变化，保证了数据的可靠传输和接收，且可移植性好。

Description

基于训练序列的FPGA多通道串行数据动态对齐方法
技术领域
本发明属于高速数字图像信号处理领域，具体涉及一种基于训练序列的FPGA多通道串行数据动态对齐方法。
背景技术
随着数字图像处理系统的分辨率越来越高，数据吞吐量越来越大，数据传输系统向着多通道和超高速传输方向发展。在多通道高速数字图像信号传输过程中，由于数据窗口的缩小、各通道不同的传输路径延迟和外部环境条件的变化(如温度)，造成了各通道的数据信号和时钟信号在FPGA的接收端不同步，即发生了位偏移、字偏移和通道偏移，从而影响了接收数字图像信号的可靠性和稳定性。且随着各通道数据传输速率的不断提高，数据在FPGA的接收端不同步的问题会越来越严重。
针对在接收端数据信号与时钟信号的偏移问题，目前较为常见的解决办法是采用静态相位调整技术(SPA)，该办法是通过匹配时钟线和数据线的长度，即在PCB走线上保持严格等长关系并加大各通道之间的走线间距以减小串扰，使得信号和时钟从发送端到接收端的延时相等，从而减小了各通道数据与时钟的偏移。但是，静态相位调整过程会耗费大量的劳动和时间，且其设定的静态参数只针对当前板卡的物理状态，不能及时适应外部环境条件的变化。同时，在一些特别的条件下，如PCB尺寸受限，导致严格的等长走线很难执行，各通道之间依然会存在偏移，这对于后端数字信号的处理是及其不利的，尤其是图像处理领域。综上所述，静态相位调整技术存在耗时长、限制多、可移植性差和易受外部环境干扰等不足，不能完全解决多通道数据传输偏移问题。
发明内容
本发明的目的在于提供一种高效稳定、限制少、可移植性强的基于训练序列的FPGA多通道高速串行数据动态对齐方法。
实现本发明目的的技术解决方案为：一种基于训练序列的FPGA多通道串行数据动态对齐方法，包括以下步骤：
步骤1、将各通道高速串行数据进行串行转并行操作；
步骤2、检测并补偿各通道时钟锁存边沿与数据中心的偏移量，进行位对齐；
步骤3、对输出的并行数据进行滑位操作，进行字对齐；
步骤4、将各通道输出的并行数据进行相同延时，进行通道对齐。
进一步地，步骤2中所述检测并补偿各通道时钟锁存边沿与数据中心的偏移量，进行位对齐，具体过程为：
步骤2-1、配置数据发送端持续输出训练序列，对各通道串行数据进行延时操作，延时单位小于当前位数据周期的十分之一，并记录延时单位个数；
步骤2-2、对步骤1输出的并行数据进行连续检测，若前一个数据与当前数据不同，则记录此时的延时单位个数cnt_delay1；
步骤2-3、在步骤2-2的基础上继续增加延时单位个数，直到检测出第二次连续两个数据不同时，记录此时的延时单位个数cnt_delay2；
步骤2-4、在步骤2-3的基础上，将各数据通道延时单位个数复位到0；
步骤2-5、将延时单位个数增加到cnt_delay_center，此时锁存时钟的锁存沿与数据通道的位数据中心对齐，实现了位对齐；其中，cnt_delay_center为(cnt_delay1+cnt_delay2)/2。
进一步地，步骤3中所述对输出的并行数据进行滑位操作，进行字对齐，步骤如下：
步骤3-1、完成步骤2操作实现位对齐后，对步骤1输出的并行数据与training_word进行比较，其中training_word为数据发送端定义的固定字格式；
步骤3-2、若当前并行数据与training_word不相同，则进行一次滑位操作，继续检测当前并行数据与training_word是否相同；
步骤3-3、若当前并行数据与training_word相同，则结束滑位操作，实现字对齐，否则返回步骤3-2。
进一步地，步骤4中所述将各通道输出的并行数据进行相同延时，进行通道对齐，步骤如下：
步骤4-1、完成步骤3操作实现字对齐后，配置数据发送端发送一个字节的training_word，并设置计数器cnt为0，每输出一个并行数据cnt便自加1；
步骤4-2、对各通道当前输出并行数据进行检测，若当前并行数据等于training_word，则比较当前计数器cnt是否等于N，N为预先定义的延迟周期数；
步骤4-3、若各个通道的计数器cnt等于N，则结束通道对齐操作，并配置数据发送端进入正常工作模式；否则对当前并行数据延迟一个并行数据周期，并返回步骤4-1。
进一步地，该方法采用的处理硬件平台为FPGA。
进一步地，所述的多通道串行数据为图像信号。
本发明与现有技术相比，其显著优点在于：(1)通过配置数据发送端发送训练字training_word的状态下，对接收的多通道高速串行数据进行位对齐、字节对齐和通道对齐，使得多通道高速数据接收更灵活；(2)能根据当前传输系统的物理状态，实时自动对各通道数据线和时钟线进行对齐操作，不断适应外部环境变化，保证了数据的可靠传输和接收，且可移植性好。
附图说明
图1为本发明基于训练序列的FPGA多通道串行数据动态对齐方法的流程图。
图2为本发明基于训练序列的FPGA多通道串行数据动态对齐方法的原理图。
图3为本发明方法中位对齐原理示意图。
图4为本发明方法中字对齐原理示意图。
图5为本发明方法中通道对齐原理示意图。
具体实施方式
本发明基于训练序列的FPGA多通道串行数据动态对齐方法，该方法通过以训练字为基准，实现了对FPGA多通道高速串行数据的动态对齐，主要包括位对齐、字节对齐和通道对齐，包括以下步骤：
步骤1、将各通道高速串行数据进行串行转并行操作；
步骤2、检测并补偿各通道时钟锁存边沿与数据中心的偏移量，进行位对齐；
步骤3、对输出的并行数据进行滑位操作，进行字对齐；
步骤4、将各通道输出的并行数据进行相同延时，进行通道对齐。
进一步地，步骤2中所述检测并补偿各通道时钟锁存边沿与数据中心的偏移量，进行位对齐，具体过程为：
步骤2-1、配置数据发送端持续输出训练序列，对各通道串行数据进行延时操作，延时单位小于当前位数据周期的十分之一，并记录延时单位个数；
步骤2-2、对步骤1输出的并行数据进行连续检测，若前一个数据与当前数据不同，则记录此时的延时单位个数cnt_delay1；
步骤2-3、在步骤2-2的基础上继续增加延时单位个数，直到检测出第二次连续两个数据不同时，记录此时的延时单位个数cnt_delay2；
步骤2-4、在步骤2-3的基础上，将各数据通道延时单位个数复位到0；
步骤2-5、将延时单位个数增加到cnt_delay_center，此时锁存时钟的锁存沿与数据通道的位数据中心对齐，实现了位对齐；其中，cnt_delay_center为(cnt_delay1+cnt_delay2)/2。
进一步地，步骤3中所述对输出的并行数据进行滑位操作，进行字对齐，步骤如下：
步骤3-1、完成步骤2操作实现位对齐后，对步骤1输出的并行数据与training_word进行比较，其中training_word为数据发送端定义的固定字格式；
步骤3-2、若当前并行数据与training_word不相同，则进行一次滑位操作，继续检测当前并行数据与training_word是否相同；
步骤3-3、若当前并行数据与training_word相同，则结束滑位操作，实现字对齐，否则返回步骤3-2。
进一步地，步骤4中所述将各通道输出的并行数据进行相同延时，进行通道对齐，步骤如下：
步骤4-1、完成步骤3操作实现字对齐后，配置数据发送端发送一个字节的training_word，并设置计数器cnt为0，每输出一个并行数据cnt便自加1；
步骤4-2、对各通道当前输出并行数据进行检测，若当前并行数据等于training_word，则比较当前计数器cnt是否等于N，N为预先定义的延迟周期数；
步骤4-3、若各个通道的计数器cnt等于N，则结束通道对齐操作，并配置数据发送端进入正常工作模式；否则对当前并行数据延迟一个并行数据周期，并返回步骤4-1。
进一步地，该方法采用的处理硬件平台为FPGA。
进一步地，所述的多通道串行数据为图像信号。
采用上述动态对齐的方法，使得多通道高速数据接收更灵活，能根据当前传输系统的物理状态，实时自动对各通道数据线和时钟线进行对齐操作，不断适应外部环境变化，保证了数据的可靠传输和接收，且可移植性好。
为了使本发明的方法原理、执行步骤与实现功能易于明白，下面结合附图和实施例1，进一步详细描述本发明。
实施例1
图1、图2为FPGA内部接收多通道高速串行数据动态对齐方法实施的实施流程图和基本原理，本次实例以Xilinx FPGA为平台，在系统初始化之后主要分为四个步骤：
步骤1、将各通道高速串行数据进行串转并操作；
步骤2、检测并补偿各通道时钟锁存边沿与数据中心的偏移量，进行位对齐；
步骤3、对输出的并行数据进行滑位操作，进行字对齐；
步骤4、将各通道输出的并行数据进行相同延时，进行通道对齐。
在步骤1中编写串转并模块对输入的多通道高速串行数据分别转为12位的并行数据，同时该串转并模块还包含了滑位操作，输出的并行数据供后续步骤使用。
图3为位对齐操作示意图，通过检测并补偿各通道时钟锁存边沿与数据中心的偏移量，以实现位对齐。这里可使用Xilinx提供的IDELAYCTR和IDELAY2两个IO口资源，其中IDELAYCTR可以通过一个较高频率的参考时钟REFCLK为IDELAY2提供延时抽头，可选0到31，参考时钟的频率可选200MHz或者300MHz，它们的每个抽头的分辨率分别约是78ps和52ps，我们可以根据我们的数据位周期来选择参考时钟，本次实例使用的抽头分辨率为78ps。IDELAY2是一个31抽头的循环延时补偿模块，对输入的信号进行指定分辨率的延时，上述的延时单位个数cnt_delay即为这里的延时抽头数。所以可通过对输入的高速串行数据进行延时，以检测到通过延时操作后输出数据的变化时刻cnt_delay1和cnt_delay2，其中该数据便变化时刻即表示时钟锁存沿在一个位数据的边沿，此时锁存的数据不稳定，不可靠。连续两次找到一个位数据的边沿，即可算出数据中心的位置cnt_delay_center，其中cnt_delay_center＝(cnt_delay1+cnt_delay2)/2，接着将延时模块的抽头数调整到cnt_delay_center，此时时钟的锁存沿与数据的中心位置对齐，能够可靠、稳定的采集数据。
图4为字节对齐操作示意图，主要通过滑位操作来实现，该滑位操作通过串转并模块的位操作来使得输出的数据向前移一位，在本次实例中包含在步骤1的串转并模块中。持续对输出的并行数据进行检测，若当前数据不等于发送端输出的训练序列training_word，则进行一次滑位操作，直到输出的并行数据为training_word，当所有通道都进行完操作后，表示输出的并行数据为发送端输出的一个字节数据。
图5为通道对齐操作示意图，在多通道数据传输系统中，通道数据对齐是影响后期数据处理的重要环节。可通过对各通道进行固定延时以实现通道对齐，在本实例中，先配置前端数据发送端发送一个字节的training_word，设置计数器cnt为0，每输出一个并行数据cnt便自加1。对各通道当前输出并行数据进行检测，若当前并行数据等于training_word，则比较当前计数器cnt是否等于N，N为预先定义的延迟周期数。若各个通道的计数器cnt等于N，则结束通道对齐操作，并配置前端数据发送端进入正常工作模式。否则对当前并行数据延迟一个并行数据周期，并返回上一步。
以上所述了本发明的基本原理、操作步骤、特征优点，克服了静态相位调整技术耗时长、限制多、可移植性差和易受外部环境干扰等不足，使得多通道高速数据接收更灵活，能根据当前传输系统的物理状态，实时自动对各通道数据线和时钟线进行对齐操作，不断适应外部环境变化，保证了数据的可靠传输和接收，且可移植性好。

Claims (6)

1.一种基于训练序列的FPGA多通道串行数据动态对齐方法，其特征在于，包括以下步骤：
步骤1、将各通道高速串行数据进行串行转并行操作；
步骤2、检测并补偿各通道时钟锁存边沿与数据中心的偏移量，进行位对齐；
步骤3、对输出的并行数据进行滑位操作，进行字对齐；
步骤4、将各通道输出的并行数据进行相同延时，进行通道对齐。
2.根据权利要求1所述的基于训练序列的FPGA多通道串行数据动态对齐方法，其特征在于，步骤2中所述检测并补偿各通道时钟锁存边沿与数据中心的偏移量，进行位对齐，具体过程为：
步骤2-1、配置数据发送端持续输出训练序列，对各通道串行数据进行延时操作，延时单位小于当前位数据周期的十分之一，并记录延时单位个数；
步骤2-2、对步骤1输出的并行数据进行连续检测，若前一个数据与当前数据不同，则记录此时的延时单位个数cnt_delay1；
步骤2-3、在步骤2-2的基础上继续增加延时单位个数，直到检测出第二次连续两个数据不同时，记录此时的延时单位个数cnt_delay2；
步骤2-4、在步骤2-3的基础上，将各数据通道延时单位个数复位到0；
步骤2-5、将延时单位个数增加到cnt_delay_center，此时锁存时钟的锁存沿与数据通道的位数据中心对齐，实现了位对齐；其中，cnt_delay_center为(cnt_delay1+cnt_delay2)/2。
3.根据权利要求1所述的基于训练序列的FPGA多通道串行数据动态对齐方法，其特征在于，步骤3中所述对输出的并行数据进行滑位操作，进行字对齐，步骤如下：
步骤3-1、完成步骤2操作实现位对齐后，对步骤1输出的并行数据与training_word进行比较，其中training_word为数据发送端定义的固定字格式；
步骤3-2、若当前并行数据与training_word不相同，则进行一次滑位操作，继续检测当前并行数据与training_word是否相同；
步骤3-3、若当前并行数据与training_word相同，则结束滑位操作，实现字对齐，否则返回步骤3-2。
4.根据权利要求1所述的基于训练序列的FPGA多通道串行数据动态对齐方法，其特征在于，步骤4中所述将各通道输出的并行数据进行相同延时，进行通道对齐，步骤如下：
步骤4-1、完成步骤3操作实现字对齐后，配置数据发送端发送一个字节的training_word，并设置计数器cnt为0，每输出一个并行数据cnt便自加1；
步骤4-2、对各通道当前输出并行数据进行检测，若当前并行数据等于training_word，则比较当前计数器cnt是否等于N，N为预先定义的延迟周期数；
步骤4-3、若各个通道的计数器cnt等于N，则结束通道对齐操作，并配置数据发送端进入正常工作模式；否则对当前并行数据延迟一个并行数据周期，并返回步骤4-1。
5.根据权利要求1、2、3或4所述的基于训练序列的FPGA多通道串行数据动态对齐方法，其特征在于，该方法采用的处理硬件平台为FPGA。
6.根据权利要求1、2、3或4所述的基于训练序列的FPGA多通道串行数据动态对齐方法，其特征在于，所述的多通道串行数据为图像信号。
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