CN105591649A - 一种基于过采样结构的改进型时钟数据信号恢复电路 - Google Patents

Abstract

一种基于过采样结构的改进型时钟数据信号恢复电路，其特征在于，所述电路包括：锁相环，第一延迟锁相环组，多相数据信号采集器组，第二延迟锁相环组，以及鉴相器；锁相环的输入端接收第一时钟信号；将其频率降低为原来的二分之一，获取第二时钟信号；输出端连接第一延迟锁相环组，第a个延迟锁相环延迟360°×(a-1)/n相位后，输出第二时钟信号；并且将其分别输出到m个多相数据信号采集器对应的第a个输入端口；第一多相数据信号采集器接收数据信号；第b个多相数据信号采集器与第b+1个多相数据信号采集器之间通过第二延迟锁相环组中的第b个延迟锁相环连接；第m个多相数据信号采集器连接鉴相器。

Description

一种基于过采样结构的改进型时钟数据信号恢复电路

技术领域

本发明涉及数字通信领域，尤其涉及一种基于过采样结构(Oversampling)的改进型时钟数据信号恢复电路。

背景技术

本发明涉及数字通信领域，串行接口常用于芯片至芯片和电路板至电路板之间的数据信号传输。随着系统带宽不断增加，并行接口已经被高速串行链接，或串行器/并行器(SERializer/DESerializer，SERDES)所取代。

其核心部分为时钟数据信号恢复(ClockDataRecovery，CDR)电路的设计。时钟数据信号恢复电路主要完成两个工作，一个是时钟恢复，一个是数据信号重定时，也就是数据信号的恢复。时钟恢复主要是从接收到的非归零(non-return-to-zero，NRZ)码中，将嵌入在数据信号中的时钟信息提取出来，数据信号恢复指用提取出来的时钟对数据信号进行采样，完成数据信号的接收。

CDR电路一般根据接收端输入数据信号和本地时钟的关系进行分类。常见的CDR拓扑结构可分为如下的三大类：

(1)采用反馈相位跟踪结构。如锁相环(PhaseLockedLoop，PLL)，延迟锁相环(DelayLockedLoop，DLL)，相位插值器(PhaseInterpolator，PI)和注入锁定(InjectionLocked，IL)结构的CDR。

(2)无反馈的基于过采样结构的CDR。

(3)采用相位同步但没有相位跟踪环路的CDR，如基于门控振荡器(GatedOscillator)和高品质因数(qualityfactor，Q)带通滤波结构的CDR。

过采样法就是用高于被采样信号速率N倍的采样速率在一个数据信号位宽度内采样多次，然后再根据某种判决算法从多次采样的数据信号中恢复出正确的时钟和数据信号的方法，即通过随机的等距离多次采样来获得额外的数据信号信息，并对这些数据信号信息做进一步处理的方法。

现有技术中的无反馈的基于过采样结构的CDR电路，如图1所示，一般只适用于低速数据信号传输，在传输速率到达一定速度后，高于传输速率N倍的采样时钟将非常难以获得。并且，在过采样电路中，多相数据信号采样器与鉴相器的工作频率为N倍的数据信号传输速率，这种高频的工作环境对于电路的性能要求非常高，时序要求苛刻，逻辑布局布线严格，对电路实现工艺要求高，设计成本也非常大。

发明内容

本发明的目的是提供一种基于过采样结构的改进型时钟数据信号恢复电路，通过增加电路面积的方式，获得了降低电路工作最高频率的效果；并且，通过DLL电路对采样时钟及输入数据信号进行延迟的方法，大大降低了PLL设计电路的难度，提高了数据信号传输的速率。

第一方面，本发明实施例一提供了一种基于过采样结构的改进型时钟数据信号恢复电路，所述电路包括：

锁相环，第一延迟锁相环组，多相数据信号采集器组，第二延迟锁相环组，以及鉴相器；

所述锁相环的输入端接收外部输入的第一时钟信号；将所述第一时钟信号的频率降低为原来的二分之一，获取第二时钟信号；

所述锁相环的输出端连接所述第一延迟锁相环组，用于将所述第二时钟信号输入到所述第一延迟锁相环组的第一延迟锁相环中；其中，所述第一延迟锁相环组包括n个级联的延迟锁相环；

所述第一延迟锁相环组中第a个延迟锁相环延迟360°×(a-1)/n相位后，输出所述第二时钟信号；

所述多相数据信号采集器组包括m个多相数据信号采集器；

所述第一延迟锁相环组中第a个延迟锁相环，将延迟360°×(a-1)/n相位后的第二时钟信号，分别输出到多相数据信号采集器组中m个多相数据信号采集器对应的第a个输入端口；

所述多相数据信号采集器组中的第一多相数据信号采集器接收外部输入的数据信号；

所述第二延迟锁相环组包括m-1个延迟锁相环；

所述多相数据信号采集器组中第b个多相数据信号采集器与第b+1个多相数据信号采集器之间，通过所述第二延迟锁相环组中的第b个延迟锁相环连接；

所述第二延迟锁相环组中的第b个延迟锁相环用于将所述相邻两个多相数据信号采集器的输出进行延迟，所述多相数据信号采集器组中第b个多相数据信号采集器与第b+1个多相数据信号采集器之间的相位差为360°/n×m；

多相数据信号采集器组中的第b个多相数据信号采集器，根据所述第a个输入端口的延迟360°×(a-1)/n相位后的第二时钟信号采集一个采样数据信号；

所述多相数据信号采集器组中第m个多相数据信号采集器连接所述鉴相器；

所述鉴相器获取m×n个采样数据信号，其中，a≤n，b≤m，a、b、m和n均为自然数。

优选的，所述n个级联的延迟锁相环具有相同的时钟频率。

优选的，所述鉴相器还用于根据所述m×n个采样数据信号，提取m个最佳采样数据信号。

本实施例提供的基于过采样结构的改进型时钟数据信号恢复电路，通过增加电路面积的方式，获得了降低电路工作最高频率的效果，将电路的工作频率成倍的降低。并且，通过DLL电路对采样时钟及输入数据信号进行延迟的方法，在获得与N倍采样时钟相同的采样效果的同时，将采样时钟的频率由数据信号速率的N(N一般大于3)倍降低到数据信号速率的0.5倍，大大降低了PLL设计电路的难度，提高了数据信号传输的速率，同时获取最佳采样点的信号。

附图说明

图1为现有技术提供的无反馈的基于过采样结构的始终数据信号恢复电路图；

图2为本发明实施例一提供的一种基于过采样结构的改进型时钟数据信号恢复电路图；

图3为本发明实施例一提供的一种基于过采样结构的改进型时钟数据信号恢复电路的时序逻辑图。

具体实施方式

下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。

图2为本发明实施例一提供的一种基于过采样结构的改进型时钟数据信号恢复电路图。

如图2所示，基于过采样结构的改进型时钟数据信号恢复电路包括：锁相环，第一延迟锁相环组，多相数据信号采集器组，第二延迟锁相环组，以及鉴相器；

锁相环的输入端接收外部输入的第一时钟信号；将第一时钟信号的频率降低为原来的二分之一，获取第二时钟信号；输出端连接第一延迟锁相环组，其中，第一延迟锁相环组包括n个级联的延迟锁相环(本实施例中以4个级联的延迟锁相环为例进行说明，即n＝4)，并且n个级联的延迟锁相环具有相同的时钟频率。用于将第二时钟信号输入到第一延迟锁相环组的第一延迟锁相环中；第一延迟锁相环延迟0°相位后输出第二时钟信号；第一延迟锁相环组中第a个延迟锁相环延迟360°×(a-1)/n相位后，输出第二时钟信号；多相数据信号采集器组包括m个多相数据信号采集器(本实施例中以2个多相数据信号采集器为例进行说明，即m＝2)；第一延迟锁相环组中第a个延迟锁相环，将延迟360°×(a-1)/n相位后的第二时钟信号，分别输出到多相数据信号采集器组中m个多相数据信号采集器中对应的第a个输入端口；多相数据信号采集器组中的第一多相数据信号采集器接收外部输入的数据信号；第二延迟锁相环组包括m-1个延迟锁相环(本实施例中以1个延迟锁相环为例进行说明，即m-1＝1)；多相数据信号采集器组中第b个多相数据信号采集器与第b+1个多相数据信号采集器之间，通过第二延迟锁相环组中的第b个延迟锁相环连接；第二延迟锁相环组中的第b个延迟锁相环用于将相邻两个多相数据信号采集器的输出进行延迟，多相数据信号采集器组中第b个多相数据信号采集器与第b+1个多相数据信号采集器之间的相位差为360°/n×m；多相数据信号采集器组中的第b个多相数据信号采集器，根据第a个输入端口的延迟360°×(a-1)/n相位后的第二时钟信号，采集一个采样数据信号；多相数据信号采集器组中第m个多相数据信号采集器连接鉴相器；鉴相器获取m×n个采样数据信号，根据m×n个采样数据信号，提取m个最佳采样数据信号。其中，a≤n，b≤m，a、b、m和n均为自然数。

本实施例中，基于过采样结构的改进型时钟数据信号恢复电路的工作方式为：

锁相环接收外部输入的第一时钟信号，并且通过锁相环内部的分频器将第一时钟信号的频率降低为原来的二分之一，从而获取第二时钟信号。第二时钟信号输入到第一延迟锁相环组的第一延迟锁相环中；第一延迟锁相环延迟0°相位后输出第二时钟信号；第一延迟锁相环组中，第二延迟锁相环延迟360°×(a-1)/n相位后输出第二时钟信号；以此类推，第一延迟锁相环组中第a个延迟锁相环延迟360°×(a-1)/n相位后，输出第二时钟信号；并且，将经过延迟360°×(a-1)/n相位后的第二时钟信号输入到多项数据信号采集器组中m个多相数据信号采集器中对应的第a个相位输入端口。多相数据信号采集器组中的第一多相数据信号采集器接收外部输入的数据信号，并且在第一多相数据信号采集器中，通过延迟360°×(a-1)/n相位后的第二时钟信号对数据信号进行采样，获得n个采样数据信号。获得的n个采样数据信号在经过第二延迟锁相环组和多相数据信号采集器组中其他m-1个多相数据信号采集器时，不做任何处理，直接输入到鉴相器中；外部输入的数据信号则经过第二延迟锁相环组中的第一延迟锁相环延迟360°/n×m相位后，输入到第二多相数据信号采集器组中的第二多相数据信号采集器中，并且在第二多相数据信号采集器中，通过延迟360°×(a-1)/n相位后的第二时钟信号对数据信号进行采样，获得n个采样数据信号，经过多相数据信号采集器组中其他m-2个多相数据信号采集器以及第二延迟锁相环组中其他m-1个延迟锁相环后，直接输入到鉴相器中。以此类推，多相数据信号采集器组中的第b个多相数据信号采集器根据延迟360°×(a-1)/n相位后的第二时钟信号采集n个数据信号，并直接输入到鉴相器中。因此，鉴相器中获取m×n个采样数据信号。鉴相器通过根据m×n个采样数据信号，提取m个最佳采样数据信号。

在一个具体的实施例中，假设n＝4，m＝2；外部输入的数据信号为1、0，0、1，1、0，……，时序逻辑图如图3所示：

锁相环接收外部输入的第一时钟信号，并且通过锁相环内部的分频器将第一时钟信号降低频率为原来的二分之一，从而获取第二时钟信号。第二时钟信号输入到第一延迟锁相环组的第一延迟锁相环中；第一延迟锁相环、第二延迟锁相环、第三延迟锁相环和第四延迟锁相环分别延迟0°、90°、180°和270°相位后输出第二时钟信号；并且，将经过延迟0°、90°、180°和270°相位后的第二时钟信号输入到多项数据信号采集器组中2个多相数据信号采集器中对应的第1～4个相位输入端口。多相数据信号采集器组中的第一多相数据信号采集器接收外部输入的数据信号1、0，0、1，1、0，……。当延迟0°相位后，输出的第二时钟信号的下降沿到来时，第一数据采集器对输入的第一个数据信号1进行采样，得到采样数据信号A1，A1为第一个数据信号1的上升沿上的某一点；当延迟90°相位后，输出的第二时钟信号的下降沿到来时，第一数据采集器对输入的第一个数据信号1进行采样，得到采样数据信号B1，B1为数据信号1的有效高电平上的某一点；当延迟180°相位后，输出的第二时钟信号的下降沿到来时，第一数据采集器对输入的第二个数据信号0进行采样，得到采样数据信号C1，C1为数据信号0的低电平上的起始点；当延迟270°相位后，输出的第二时钟信号的下降沿到来时，第一数据采集器对输入的第二个数据信号0进行采样，得到采样数据信号D1，D1为数据信号0的高电平上的某一点。

获得的4个采样数据信号在经过第二延迟锁相环组和多相数据信号采集器组中第二个多相数据信号采集器时，不做任何处理，直接输入到鉴相器中；经过第二延迟锁相环组中的第一延迟锁相环延迟90°(即360°/4×1)相位后，输入到多相数据信号采集器组中的第二多相数据信号采集器中，并且在第二多相数据信号采集器中，当延迟270°(即0°延迟90°后的相位)相位后，输出的第二时钟信号的下降沿到来时，第一多相数据采集器对输入的第一个数据信号1进行采样，得到采样数据信号A2，A2为数据信号1的高电平上的某一点；当延迟0°(即90°延迟90°后的相位)相位后，输出的第二时钟信号的下降沿到来时，第一多相数据采集器对输入的第二个数据信号0进行采样，得到采样数据信号B2，B2为数据信号0的高电平上的某一点；为当延迟90°(即180°延迟90°后的相位)相位后，输出的第二时钟信号的下降沿到来时，第一多相数据采集器对输入的第二个数据信号0进行采样，得到采样数据信号C2，C2为数据信号0的高电平上的某一点；当延迟180°(即270°延迟90°后的相位)相位后，输出的第二时钟信号的下降沿到来时，第一多相数据采集器对输入的第三个数据信号0进行采样，得到采样数据信号D2，D2为第三个数据信号0的高电平上的某一点；进而获得4个采样数据信号，直接输入到鉴相器中。

因此，鉴相器中获取8个采样数据信号，A1、B1、C1、D1；A2、B2、C2、D2。由图3可以看出，A1、B1、B2、C2四个采样数据信号均为同一个数据信号0的在不同采样点采集到的，采样数据信号A1为第一个数据信号1的上升沿的某个点；采样数据信号B1为第一个数据信号1的高有效电平的某个点，相邻的采样数据信号C1则为数据信号经过跳变后，采样得到的第二个数据信号0的上升沿的某个点；采样数据信号B2为第一个数据信号1的高有效电平的某个点；采样数据信号C2同样为在采样数据信号B2后的第一个数据信号1的高有效电平的某个点。其中，因为采样数据信号B1前相邻的采样点采集到的数据信号A1为第一个数据信号1的上升沿的某个点，采样数据信号B1后的相邻采样点采集到的数据信号C1已经不为第一个数据信号1的采样点；然而B2前的相邻采样点A1为跳变之前的一个数据信号的高有效电平的某一个点，B2后的相邻采样数据信号C2并没有经过信号的跳变，采集到的数据信号仍然为第一个数据信号1的采样点。由此可以看出，第一个数据信号1的最佳采样点为B2。同理，如图3可以看出，D2为第二个数据信号0的最佳采样点。由此，鉴相器从获取的8个采样数据信号中提取2个最佳采样数据信号B2和D2，鉴相器恢复输出有效数据信号1，0。

本实施例提供的基于过采样结构的改进型时钟数据信号恢复电路，通过增加电路面积的方式，获得了降低电路工作最高频率的效果，并且，采样时钟的频率由数据信号速率的N(N一般大于3)倍降低到数据信号速率的0.5倍，大大降低了PLL设计电路的难度，提高了数据信号传输的速率。

专业人员应该还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。

结合本文中所公开的实施例描述的方法或算法的步骤可以用硬件、处理器执行的软件模块，或者二者的结合来实施。软件模块可以置于随机存储器(RAM)、内存、只读存储器(ROM)、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、可移动磁盘、CD-ROM、或技术领域内所公知的任意其它形式的存储介质中。

以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (3)

1.一种基于过采样结构的改进型时钟数据信号恢复电路，其特征在于，所述电路包括：锁相环，第一延迟锁相环组，多相数据信号采集器组，第二延迟锁相环组，以及鉴相器；

所述锁相环的输入端接收外部输入的第一时钟信号；将所述第一时钟信号的频率降低为原来的二分之一，获取第二时钟信号；

所述锁相环的输出端连接所述第一延迟锁相环组，用于将所述第二时钟信号输入到所述第一延迟锁相环组的第一延迟锁相环中；其中，所述第一延迟锁相环组包括n个级联的延迟锁相环；

所述第一延迟锁相环组中第a个延迟锁相环延迟360°×(a-1)/n相位后，输出所述第二时钟信号；

所述多相数据信号采集器组包括m个多相数据信号采集器；

所述第一延迟锁相环组中第a个延迟锁相环，将延迟360°×(a-1)/n相位后的第二时钟信号，分别输出到多相数据信号采集器组中m个多相数据信号采集器对应的第a个输入端口；

所述多相数据信号采集器组中的第一多相数据信号采集器接收外部输入的数据信号；

所述第二延迟锁相环组包括m-1个延迟锁相环；

所述多相数据信号采集器组中第b个多相数据信号采集器与第b+1个多相数据信号采集器之间，通过所述第二延迟锁相环组中的第b个延迟锁相环连接；

所述第二延迟锁相环组中的第b个延迟锁相环用于将所述相邻两个多相数据信号采集器的输出进行延迟，所述多相数据信号采集器组中第b个多相数据信号采集器与第b+1个多相数据信号采集器之间的相位差为360°/n×m；

多相数据信号采集器组中的第b个多相数据信号采集器，根据所述第a个输入端口的延迟360°×(a-1)/n相位后的第二时钟信号采集一个采样数据信号；

所述多相数据信号采集器组中第m个多相数据信号采集器连接所述鉴相器；

所述鉴相器获取m×n个采样数据信号，其中，a≤n，b≤m，a、b、m和n均为自然数。

2.根据权利要求1所述，其特征在于，所述n个级联的延迟锁相环具有相同的时钟频率。

3.根据权利要求1所述，其特征在于，所述鉴相器还用于根据所述m×n个采样数据信号，提取m个最佳采样数据信号。