CN104750422B - 一种现场可编程逻辑阵列及串行数据接收转换方法 - Google Patents

Abstract

本发明公开的现场可编程逻辑阵列，通过控制单元，分别控制N个模数转换器芯片及锁相回路的输出，分别实现对所述锁相回路输出的N个输出时钟相位的位调整，以及对N个串并转换单元输出的并行数据的字调整，实现锁存时钟与数据通道之间的时间偏移的动态补偿；然后控制所述N个模数转换器芯片输出正常信号，所述N个串并转换单元根据所述N个模数转换器芯片输出的正常信号及所述锁相回路输出的调整后的输出时钟相位，生成并输出正常工作状态下的并行数据；本发明公开的现场可编程逻辑阵列中只需一个所述锁相回路，即可实现上述调整及并行输出，使得充分使用现场可编程逻辑阵列的锁相回路资源的同时做到动态补偿锁存时钟至数据通道时间偏移。

Description

一种现场可编程逻辑阵列及串行数据接收转换方法

技术领域

本发明涉及数据采集技术领域，尤其涉及一种现场可编程逻辑阵列及串行数据接收转换方法。

背景技术

在医疗超声成像系统中，模数转换器ADC芯片使用少量引脚对采集的回波信号进行串行输出，从而实现对常用128路回波信号的高速采样。FPGA（Field－ProgrammableGate Array，现场可编程逻辑阵列）利用系统时钟源对ADC芯片输出的串行数据进行串行/并行转换（串并转换）。

目前，高端FPGA使用其内部的PDA（dynamic phase alignment，动态相位调整）电路实现前述串并转换，而低端FPGA通过以下方式实现串并转换：如图1所示，若干ADC芯片101共用FPGA中的一个PLL（Phase Locked Loop，锁相回路）102，PLL102为每片ADC芯片101输出的串行数据data提供一路锁存时钟信号clock。通过分别调整每路PLL102输出时钟clock相位，使得由于PCB走线、FPGA IO引脚延迟差异所引起的系统时钟源与数据通道之间的时间偏移得到补偿，进而使得接收锁存时钟沿100对准接收数据窗口200中心，如图2所示。

然而现有技术中的这种相位调整过程是在设计阶段完成的，在系统工作过程并不进行相位调整，所以现有技术不能在充分使用FPGA的PLL资源的同时做到动态补偿锁存时钟clock-1～clock-n与数据data-1～data-n通道之间的时间偏移。

发明内容

有鉴于此，本发明提供了一种现场可编程逻辑阵列及串行数据接收转换方法，以解决现有技术不能在充分使用现场可编程逻辑阵列的锁相回路资源的同时做到动态补偿锁存时钟与数据通道之间的时间偏移的问题。

为了实现上述目的，现提出的方案如下：

一种现场可编程逻辑阵列，与系统时钟源、N个模数转换器芯片相连，包括：

锁相回路、N个串并转换单元及控制单元；其中，所述锁相回路分别与所述系统时钟源、N个串并转换单元及控制单元相连，所述N个串并转换单元分别与所述N个模数转换器芯片对应相连，所述控制单元分别与所述N个模数转换器芯片及N个串并转换单元相连；

所述控制单元，用于接收外部输入的复位信号，生成并输出使所述N个模数转换器芯片输出位同步训练序列的第一控制信号，以及相位调整信号，并生成与所述位同步训练序列相同的位序列；

所述锁相回路，接收所述系统时钟源输出的输入时钟信号，并根据所述相位调整信号，对其某一路输出时钟相位进行单步增加或减少；

所述N个串并转换单元，分别根据所述位同步训练序列及输出时钟相位，生成并输出位调整状态下的并行数据至所述控制单元；

所述控制单元还用于根据所述位调整状态下的并行数据及位序列实现对所述锁相回路输出的N个输出时钟相位的位调整；然后生成并输出使所述N个模数转换器芯片输出字同步训练序列的第一控制信号，以及使所述N个串并转换单元逐一位移的使能信号，并生成与所述字同步训练序列相同的字序列，根据所述字序列与字调整状态下的并行数据实现对所述N个串并转换单元输出的并行数据的字调整；再输出使所述N个模数转换器芯片输出正常信号的第一控制信号；

所述N个串并转换单元还用于根据所述N个模数转换器芯片输出的正常信号及所述锁相回路输出的调整后的输出时钟相位，生成并输出正常工作状态下的并行数据。

优选的，所述控制单元包括：

同步检测单元、工作时序控制单元和回路相位控制单元；其中，所述回路相位控制单元分别与所述工作时序控制单元及锁相回路相连，所述同步检测单元分别与所述工作时序控制单元及N个串并转换单元相连，所述工作时序控制单元与所述N个模数转换器芯片及N个串并转换单元相连；

所述工作时序控制单元，用于接收外部输入的复位信号，生成并输出使所述N个模数转换器芯片输出位同步训练序列的第一控制信号，以及第二控制信号，生成并输出与所述位同步训练序列相同的位序列；

所述回路相位控制单元，根据所述第二控制信号，生成并输出所述相位调整信号；

所述同步检测单元，对所述位调整状态下的并行数据及位序列进行比较，并输出位调整状态下的比较结果；

所述工作时序控制单元还用于根据所述位调整状态下的比较结果进行计数，完成所述计数后输出所述第二控制信号，控制所述回路相位控制单元完成对所述锁相回路某一路输出时钟相位的位调整；然后生成并输出使所述锁相回路另一路输出时钟相位进行位调整的第二控制信号，直至所述锁相回路的N个输出时钟相位均完成所述位调整；再生成并输出使所述N个模数转换器芯片输出字同步训练序列的第一控制信号，以及使所述N个串并转换单元逐一位移的使能信号，并生成与所述字同步训练序列相同的字序列；

所述同步检测单元还用于对字调整状态下的并行数据及所述字序列进行比较，并输出字调整状态下的比较结果；

直至所述字调整状态下的比较结果为相等时，所述工作时序控制单元根据所述比较结果停止输出所述使能信号，实现对所述N个串并转换单元输出的并行数据的字调整；再输出使所述N个模数转换器芯片输出正常信号的第一控制信号。

优选的，所述工作时序控制单元根据所述比较结果进行计数，具体用于：

所述工作时序控制单元根据所述位调整状态下的并行数据及位序列的初始状态为不相等的比较结果，开始计数，并输出所述第二控制信号，控制所述回路相位控制单元使所述锁相回路处于位调整状态下的输出时钟相位单步增加，直至所述位调整状态下的并行数据及位序列再次不相等时完成计数。

优选的，所述工作时序控制单元根据所述比较结果进行计数，具体用于：

所述工作时序控制单元根据所述位调整状态下的并行数据及位序列的初始状态为相等的比较结果，输出所述第二控制信号，控制所述回路相位控制单元使所述锁相回路处于位调整状态下的输出时钟相位单步减少，直至所述位调整状态下的并行数据及位序列不相等时，开始计数，并输出所述第二控制信号，控制所述回路相位控制单元使所述锁相回路处于位调整状态下的输出时钟相位单步增加，直至所述位调整状态下的并行数据及位序列再次不相等时完成计数。

优选的，所述工作时序控制单元控制所述回路相位控制单元完成对所述锁相回路某一路输出时钟相位的位调整，具体用于：

所述工作时序控制单元输出所述第二控制信号，控制所述回路相位控制单元使所述锁相回路处于位调整状态下的输出时钟相位单步减少，直至所述锁相回路处于位调整状态下的输出时钟相位单步减少的次数等于所述计数结果的一半时，完成对所述锁相回路某一路输出时钟相位的位调整。

优选的，所述锁相回路包括：

前置分频器，用于接收所述输入时钟信号，对所述输入时钟信号进行分频，生成并输出参考频率信号；

与所述前置分频器相连的鉴相器，用于接收所述参考频率信号及反馈频率信号，对所述参考频率信号及反馈频率信号进行比较，生成并输出比较结果；

与所述鉴相器相连的低通滤波器，用于接收所述比较结果，并对所述比较结果进行滤波，生成并输出控制电压信号；

与所述低通滤波器相连的压控振荡器，用于接收所述控制电压信号，生成并输出输出频率信号；

分别与所述压控振荡器及鉴相器相连的分频器，用于接收所述输出频率信号，并对所述输出频率信号进行分频，生成并输出所述反馈频率信号；

与所述压控振荡器相连的多个延时器件，用于接收所述输出频率信号，并对所述输出频率信号进行相位选择；

分别与所述多个延时器件对应相连的多个后分频计数器，用于接收对应所述延时器件输出的输出频率信号，进行分频后生成并输出所述输出时钟相位。

优选的，所述工作时序控制单元还用于：生成并输出第三控制信号；

所述现场可编程逻辑阵列还包括：与工作时序控制单元及所述串并转换单元相连的字合并单元，用于接收所述第三控制信号及并行数据，对所述并行数据进行字合并，生成并输出预设位数并行数据。

从上述的技术方案可以看出，本发明公开的现场可编程逻辑阵列，通过所述控制单元，分别控制所述N个模数转换器芯片及锁相回路的输出，分别实现对所述锁相回路输出的N个输出时钟相位的位调整，以及对所述N个串并转换单元输出的并行数据的字调整，实现锁存时钟与数据通道之间的时间偏移的动态补偿；然后控制所述N个模数转换器芯片输出正常信号，所述N个串并转换单元根据所述N个模数转换器芯片输出的正常信号及所述锁相回路输出的调整后的输出时钟相位，生成并输出正常工作状态下的并行数据；本发明公开的现场可编程逻辑阵列中只需一个所述锁相回路，即可实现上述调整及并行输出，使得充分使用现场可编程逻辑阵列的锁相回路资源的同时做到动态补偿锁存时钟至数据通道时间偏移。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为现有技术中的现场可编程逻辑阵列结构连接图；

图2为现有技术中的信号波形图；

图3为本发明实施例公开的现场可编程逻辑阵列结构连接图；

图4为本发明另一实施例公开的现场可编程逻辑阵列结构连接图；

图5为本发明另一实施例公开的锁相回路结构连接图；

图6为本发明另一实施例公开的现场可编程逻辑阵列结构连接图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明提供了一种现场可编程逻辑阵列，以解决现有技术不能在充分使用现场可编程逻辑阵列的锁相回路资源的同时做到动态补偿锁存时钟至数据通道时间偏移的问题。

具体的，如图3所示，现场可编程逻辑阵列110，分别与系统时钟源120及N个模数转换器芯片130相连；现场可编程逻辑阵列110包括：

锁相回路101、N个串并转换单元102及控制单元103；其中，锁相回路101分别与系统时钟源120、N个串并转换单元102及控制单元103相连，N个串并转换单元102分别与N个模数转换器芯片130对应相连，控制单元103分别与N个模数转换器芯片130及N个串并转换单元102相连。

具体的工作原理为：

控制单元103接收外部输入的复位信号，生成并输出使N个模数转换器芯片130输出位同步训练序列的第一控制信号，以及相位调整信号，并生成与所述位同步训练序列相同的位序列；

锁相回路101接收系统时钟源120输出的输入时钟信号，并根据所述相位调整信号，对其某一路输出时钟相位进行单步增加或减少；N个串并转换单元102分别根据所述位同步训练序列及输出时钟相位，生成并输出位调整状态下的并行数据至控制单元103；

所述控制单元103根据所述位调整状态下的并行数据及位序列实现对锁相回路101输出的N个输出时钟相位的位调整；然后生成并输出使N个模数转换器芯片130输出字同步训练序列的第一控制信号，以及使N个串并转换单元102逐一位移的使能信号，并生成与所述字同步训练序列相同的字序列，根据所述字序列与字调整状态下的并行数据实现对N个串并转换单元102输出的并行数据的字调整；再输出使N个模数转换器芯片130输出正常信号的第一控制信号；

N个串并转换单元102根据N个模数转换器芯片130输出的正常信号及锁相回路101输出的调整后的输出时钟相位，生成并输出正常工作状态下的并行数据。

本实施例公开的现场可编程逻辑阵列110，通过控制单元103，分别控制N个模数转换器芯片130及锁相回路101的输出，分别实现对锁相回路101输出的N个输出时钟相位的位调整，以及对N个串并转换单元102输出的并行数据的字调整，实现锁存时钟与数据通道之间的时间偏移的动态补偿；然后控制N个模数转换器芯片130输出正常信号，N个串并转换单元102根据N个模数转换器芯片130输出的正常信号及锁相回路101输出的调整后的输出时钟相位，生成并输出正常工作状态下的并行数据；现场可编程逻辑阵列110中只需一个锁相回路101，即可实现上述调整及并行输出，使得充分使用现场可编程逻辑阵列110的锁相回路101资源的同时做到动态补偿锁存时钟至数据通道时间偏移。

本发明另一实施例还提供了另外一种现场可编程逻辑阵列110，如图4所示，分别与系统时钟源120及N个模数转换器芯片130相连；现场可编程逻辑阵列110包括：

锁相回路101、N个串并转换单元102及控制单元103；其中，锁相回路101分别与系统时钟源120、N个串并转换单元102及控制单元103相连，N个串并转换单元102分别与N个模数转换器芯片130对应相连，控制单元103分别与N个模数转换器芯片130及N个串并转换单元102相连；

其中，控制单元103包括：

同步检测单元131、工作时序控制单元132和回路相位控制单元133；其中，回路相位控制单元133分别与工作时序控制单元132及锁相回路101相连，同步检测单元131分别与工作时序控制单元132及N个串并转换单元102相连，工作时序控制单元132与N个模数转换器芯片130及N个串并转换单元102相连。

具体的工作原理为：

工作时序控制单元132接收外部输入的复位信号，生成并输出使N个模数转换器芯片130输出位同步训练序列的第一控制信号，以及第二控制信号，生成并输出与所述位同步训练序列相同的位序列；

回路相位控制单元133根据所述第二控制信号，生成并输出所述相位调整信号；

同步检测单元131对所述位调整状态下的并行数据及位序列进行比较，并输出位调整状态下的比较结果；

然后工作时序控制单元132根据所述位调整状态下的比较结果进行计数。

优选的，工作时序控制单元132根据所述比较结果进行计数，具体过程包括：工作时序控制单元132根据所述位调整状态下的并行数据及位序列的初始状态为不相等的比较结果，开始计数，并输出所述第二控制信号，控制回路相位控制单元133使锁相回路101处于位调整状态下的输出时钟相位单步增加，直至所述位调整状态下的并行数据及位序列再次不相等时完成计数。

值得说明的是，当所述位调整状态下的并行数据及位序列的初始状态为相等时，工作时序控制单元132根据所述比较结果进行计数，具体过程包括：工作时序控制单元132根据所述位调整状态下的并行数据及位序列的初始状态为相等的比较结果，输出所述第二控制信号，控制回路相位控制单元133使锁相回路101处于位调整状态下的输出时钟相位单步减少，直至所述位调整状态下的并行数据及位序列不相等时，开始计数，并输出所述第二控制信号，控制回路相位控制单元133使锁相回路101处于位调整状态下的输出时钟相位单步增加，直至所述位调整状态下的并行数据及位序列再次不相等时完成计数。

工作时序控制单元132完成所述计数后输出所述第二控制信号，控制回路相位控制单元133完成对锁相回路101某一路输出时钟相位的位调整。

优选的，工作时序控制单元132控制回路相位控制单元133完成对锁相回路101某一路输出时钟相位的位调整，具体过程包括：工作时序控制单元132输出所述第二控制信号，控制回路相位控制单元133使锁相回路101处于位调整状态下的输出时钟相位单步减少，直至锁相回路101处于位调整状态下的输出时钟相位单步减少的次数等于所述计数结果的一半时，完成对锁相回路101某一路输出时钟相位的位调整。

然后工作时序控制单元132生成并输出使锁相回路101另一路输出时钟相位进行位调整的第二控制信号，直至锁相回路101的N个输出时钟相位均完成所述位调整；再生成并输出使N个模数转换器芯片130输出字同步训练序列的第一控制信号，以及使N个串并转换单元102逐一位移的使能信号，并生成与所述字同步训练序列相同的字序列；

同步检测单元131再对字调整状态下的并行数据及所述字序列进行比较，并输出字调整状态下的比较结果；

直至所述字调整状态下的比较结果为相等时，工作时序控制单元132根据所述比较结果停止输出所述使能信号，实现对N个串并转换单元102输出的并行数据的字调整；再输出使N个模数转换器芯片102输出正常信号的第一控制信号。

本实施例内其他元器件的连接方式及具体工作原理与上述实施例相同，此处不再赘述。

本发明另一实施例还提供了另外一种现场可编程逻辑阵列110，如图3所示，分别与系统时钟源120及N个模数转换器芯片130相连；现场可编程逻辑阵列110包括：

锁相回路101、N个串并转换单元102及控制单元103；其中，锁相回路101分别与系统时钟源120、N个串并转换单元102及控制单元103相连，N个串并转换单元102分别与N个模数转换器芯片130对应相连，控制单元103分别与N个模数转换器芯片130及N个串并转换单元102相连；

其中，锁相回路101如图5所示，包括：

前置分频器N；

与前置分频器N相连的鉴相器PFD；

与鉴相器PFD相连的低通滤波器LPF；

与低通滤波器LPF相连的压控振荡器VCO；

分别与压控振荡器VCO及鉴相器PFD相连的分频器M；

与压控振荡器VCO相连的多个延时器件PHS-SEL；

分别与多个延时器件PHS-SEL对应相连的多个后分频计数器C。

具体的工作原理为：

前置分频器N接收所述输入时钟信号，对所述输入时钟信号进行分频，生成并输出参考频率信号；鉴相器PFD接收所述参考频率信号及反馈频率信号，对所述参考频率信号及反馈频率信号进行比较，生成并输出比较结果；低通滤波器LPF接收所述比较结果，并对所述比较结果进行滤波，生成并输出控制电压信号；压控振荡器VCO接收所述控制电压信号，生成并输出输出频率信号；分频器M接收所述输出频率信号，并对所述输出频率信号进行分频，生成并输出所述反馈频率信号；延时器件PHS-SEL接收所述输出频率信号，并对所述输出频率信号进行相位选择；后分频计数器C接收对应延时器件PHS-SEL输出的输出频率信号，进行分频后生成并输出输出时钟相位信号。

本实施例内其他元器件的连接方式及具体工作原理与上述实施例相同，此处不再赘述。

本发明另一实施例还提供了另外一种现场可编程逻辑阵列，如图6所示，分别与系统时钟源120及N个模数转换器芯片130相连；现场可编程逻辑阵列110包括：

锁相回路101、N个串并转换单元102及控制单元103；其中，锁相回路101分别与系统时钟源120、N个串并转换单元102及控制单元103相连，N个串并转换单元102分别与N个模数转换器芯片130对应相连，控制单元103分别与N个模数转换器芯片130及N个串并转换单元102相连；

其中，控制单元103包括：

同步检测单元131、工作时序控制单元132和回路相位控制单元133；其中，回路相位控制单元133分别与工作时序控制单元132及锁相回路101相连，同步检测单元131分别与工作时序控制单元132及N个串并转换单元102相连，工作时序控制单元132与N个模数转换器芯片130及N个串并转换单元102相连；

还包括：

与工作时序控制单元132及N个串并转换单元102相连的字合并单元104。

工作时序控制单元132生成并输出第三控制信号，字合并单元104根据所述第三控制信号及并行数据，对所述并行数据进行字合并，生成并输出预设位数的并行数据。

此处并不对所述预设位数进行限定，可以根据具体的实际使用环境而定。

本实施例内其他元器件的连接方式及具体工作原理与上述实施例相同，此处不再赘述。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (7)

1.一种现场可编程逻辑阵列，与系统时钟源、N个模数转换器芯片相连，其特征在于，包括：

锁相回路、N个串并转换单元及控制单元；其中，所述锁相回路分别与所述系统时钟源、N个串并转换单元及控制单元相连，所述N个串并转换单元分别与所述N个模数转换器芯片对应相连，所述控制单元分别与所述N个模数转换器芯片及N个串并转换单元相连；

所述控制单元，用于接收外部输入的复位信号，生成并输出使所述N个模数转换器芯片输出位同步训练序列的第一控制信号，以及相位调整信号，并生成与所述位同步训练序列相同的位序列；

所述锁相回路，接收所述系统时钟源输出的输入时钟信号，并根据所述相位调整信号，对其某一路输出时钟相位进行单步增加或减少；

所述N个串并转换单元，分别根据所述位同步训练序列及输出时钟相位，生成并输出位调整状态下的并行数据至所述控制单元；

所述控制单元还用于根据所述位调整状态下的并行数据及位序列实现对所述锁相回路输出的N个输出时钟相位的位调整；然后生成并输出使所述N个模数转换器芯片输出字同步训练序列的第一控制信号，以及使所述N个串并转换单元逐一位移的使能信号，并生成与所述字同步训练序列相同的字序列，根据所述字序列与字调整状态下的并行数据实现对所述N个串并转换单元输出的并行数据的字调整；再输出使所述N个模数转换器芯片输出正常信号的第一控制信号；

所述N个串并转换单元还用于根据所述N个模数转换器芯片输出的正常信号及所述锁相回路输出的调整后的输出时钟相位，生成并输出正常工作状态下的并行数据。

2.根据权利要求1所述的现场可编程逻辑阵列，其特征在于，所述控制单元包括：

同步检测单元、工作时序控制单元和回路相位控制单元；其中，所述回路相位控制单元分别与所述工作时序控制单元及锁相回路相连，所述同步检测单元分别与所述工作时序控制单元及N个串并转换单元相连，所述工作时序控制单元与所述N个模数转换器芯片及N个串并转换单元相连；

所述工作时序控制单元，用于接收外部输入的复位信号，生成并输出使所述N个模数转换器芯片输出位同步训练序列的第一控制信号，以及第二控制信号，生成并输出与所述位同步训练序列相同的位序列；

所述回路相位控制单元，根据所述第二控制信号，生成并输出所述相位调整信号；

所述同步检测单元，对所述位调整状态下的并行数据及位序列进行比较，并输出位调整状态下的比较结果；

所述工作时序控制单元还用于根据所述位调整状态下的比较结果进行计数，完成所述计数后输出所述第二控制信号，控制所述回路相位控制单元完成对所述锁相回路某一路输出时钟相位的位调整；然后生成并输出使所述锁相回路另一路输出时钟相位进行位调整的第二控制信号，直至所述锁相回路的N个输出时钟相位均完成所述位调整；再生成并输出使所述N个模数转换器芯片输出字同步训练序列的第一控制信号，以及使所述N个串并转换单元逐一位移的使能信号，并生成与所述字同步训练序列相同的字序列；

所述同步检测单元还用于对字调整状态下的并行数据及所述字序列进行比较，并输出字调整状态下的比较结果；

直至所述字调整状态下的比较结果为相等时，所述工作时序控制单元根据所述比较结果停止输出所述使能信号，实现对所述N个串并转换单元输出的并行数据的字调整；再输出使所述N个模数转换器芯片输出正常信号的第一控制信号。

3.根据权利要求2所述的现场可编程逻辑阵列，其特征在于，所述工作时序控制单元根据所述比较结果进行计数，具体用于：

所述工作时序控制单元根据所述位调整状态下的并行数据及位序列的初始状态为不相等的比较结果，开始计数，并输出所述第二控制信号，控制所述回路相位控制单元使所述锁相回路处于位调整状态下的输出时钟相位单步增加，直至所述位调整状态下的并行数据及位序列再次不相等时完成计数。

4.根据权利要求2所述的现场可编程逻辑阵列，其特征在于，所述工作时序控制单元根据所述比较结果进行计数，具体用于：

所述工作时序控制单元根据所述位调整状态下的并行数据及位序列的初始状态为相等的比较结果，输出所述第二控制信号，控制所述回路相位控制单元使所述锁相回路处于位调整状态下的输出时钟相位单步减少，直至所述位调整状态下的并行数据及位序列不相等时，开始计数，并输出所述第二控制信号，控制所述回路相位控制单元使所述锁相回路处于位调整状态下的输出时钟相位单步增加，直至所述位调整状态下的并行数据及位序列再次不相等时完成计数。

5.根据权利要求2所述的现场可编程逻辑阵列，其特征在于，所述工作时序控制单元控制所述回路相位控制单元完成对所述锁相回路某一路输出时钟相位的位调整，具体用于：

所述工作时序控制单元输出所述第二控制信号，控制所述回路相位控制单元使所述锁相回路处于位调整状态下的输出时钟相位单步减少，直至所述锁相回路处于位调整状态下的输出时钟相位单步减少的次数等于所述计数结果的一半时，完成对所述锁相回路某一路输出时钟相位的位调整。

6.根据权利要求1至5任一所述的现场可编程逻辑阵列，其特征在于，所述锁相回路包括：

前置分频器，用于接收所述输入时钟信号，对所述输入时钟信号进行分频，生成并输出参考频率信号；

与所述前置分频器相连的鉴相器，用于接收所述参考频率信号及反馈频率信号，对所述参考频率信号及反馈频率信号进行比较，生成并输出比较结果；

与所述鉴相器相连的低通滤波器，用于接收所述比较结果，并对所述比较结果进行滤波，生成并输出控制电压信号；

与所述低通滤波器相连的压控振荡器，用于接收所述控制电压信号，生成并输出输出频率信号；

分别与所述压控振荡器及鉴相器相连的分频器，用于接收所述输出频率信号，并对所述输出频率信号进行分频，生成并输出所述反馈频率信号；

与所述压控振荡器相连的多个延时器件，用于接收所述输出频率信号，并对所述输出频率信号进行相位选择；

分别与所述多个延时器件对应相连的多个后分频计数器，用于接收对应所述延时器件输出的输出频率信号，进行分频后生成并输出所述输出时钟相位。

7.根据权利要求2至5任一所述的现场可编程逻辑阵列，其特征在于，所述工作时序控制单元还用于：生成并输出第三控制信号；

所述现场可编程逻辑阵列还包括：与工作时序控制单元及所述串并转换单元相连的字合并单元，用于接收所述第三控制信号及并行数据，对所述并行数据进行字合并，生成并输出预设位数并行数据。