CN103168424B - 用于基于数据速率的变化来改变周期信号的技术 - Google Patents

用于基于数据速率的变化来改变周期信号的技术 Download PDF

Info

Publication number
CN103168424B
CN103168424B CN201180050046.9A CN201180050046A CN103168424B CN 103168424 B CN103168424 B CN 103168424B CN 201180050046 A CN201180050046 A CN 201180050046A CN 103168424 B CN103168424 B CN 103168424B
Authority
CN
China
Prior art keywords
signal
circuit
period
data
change
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201180050046.9A
Other languages
English (en)
Other versions
CN103168424A (zh
Inventor
T·T·霍安格
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Altera Corp
Original Assignee
Altera Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Altera Corp filed Critical Altera Corp
Publication of CN103168424A publication Critical patent/CN103168424A/zh
Application granted granted Critical
Publication of CN103168424B publication Critical patent/CN103168424B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

一种电路包括相位检测电路、相位调整电路和采样器电路。相位检测电路比较第一周期信号的相位与第二周期信号的相位以生成控制信号。相位调整电路使第二周期信号的相位和第三周期信号的相位基于控制信号的变动来改变。采样器电路响应于第三周期信号对数据信号进行采样以生成采样的数据信号。该电路改变第三周期信号的频率以对应于数据信号的数据速率在基于至少三个数据传输协议的至少三个不同数据速率之间的变化。

Description

用于基于数据速率的变化来改变周期信号的技术
相关申请的交叉引用
本专利申请要求于2010年9月13日提交的第12/881,160号美国专利申请的优先权，其通过引用的方式而整体并入于此。
技术领域
本发明涉及电子电路并且更具体地涉及用于基于数据速率的变化来改变周期信号的技术。
背景技术
可以通过传输线向接收器传输高速数字数据流而无伴随时钟信号。接收器中的时钟和数据恢复(CDR)电路根据近似频率参考信号生成一个或者多个时钟信号、然后将时钟信号与数据流中的转变相位对齐。接收器使用时钟信号以对数据流中的位进行采样。
快捷外围部件互连(PCI-E)是用于个人计算机的计算机扩展卡标准。PCI-E 1.0支持2.5千兆位每秒(Gbps)的数据速率。PCI-E2.0支持5Gbps的数据速率。数据信号的数据速率指示数据信号中的每时间单位的位周期数目。传输器初始地开始以2.5Gbps的PCI-E1.0数据速率向接收器传输数据信号。随后，传输器和接收器尝试将数据速率增加至基于PCI-E2.0的5Gbps以减少传输系统的功率消耗并且增加传输系统的性能。接收器中的CDR电路基于数据速率的增加提供时钟信号的频率的对应增加。
图1图示现有技术的时钟和数据恢复(CDR)电路100的例子，该CDR电路可以响应于接收的数据信号的数据速率的变化来调整时钟信号的频率。CDR电路100包括鉴频鉴相器(PFD)电路101、复用器电路102、电荷泵电路104、低通滤波器(LPF)电路105、压控振荡器(VCO)电路106、L计数器电路107、M计数器电路108、计数器电路109、复用器电路110、鉴相器(PD)电路111、N计数器电路112和锁定检测电路114。
N计数器电路112划分参考时钟信号REFCLK的频率以生成周期分频时钟信号RCKD。向鉴频鉴相器电路101的输入提供时钟信号RCKD。时钟信号可以是任何类型的周期信号。
鉴频鉴相器(PFD)101将时钟信号RCKD的相位和频率与周期反馈时钟信号FBCLK的相位和频率进行比较以生成误差信号UPPF和DNPF。误差信号UPPF和DNPF表示时钟信号RCKD和FBCLK的相位和频率之间的差值。复用器102包括两个2比1复用器。初始地，复用器102被配置用于向电荷泵104分别提供误差信号UPPF和DNPF作为误差信号UP和DN。
电荷泵104将UP和DN误差信号转换成模拟控制电压VCL。向VCO 106的控制输入提供控制电压VCL。低通滤波器105衰减控制电压VCL的高频分量。
VCO 106生成4个周期输出时钟信号VCO[3:0]。VCO 106响应于控制电压VCL的变化来调整时钟信号VCO[3:0]的相位和频率。向L计数器电路107的输入传输输出的时钟信号VCO[3:0]。L计数器电路107将时钟信号VCO[3:0]的频率除以分频值以生成4个周期时钟信号CLKL[3:0]。设置L计数器电路107的分频值以能被1、2、4或者8除尽。M计数器电路108将时钟信号CLKL[3:0]之一的频率除以分频值以生成反馈时钟信号FBCLK。设置M计数器电路108的分频值以能被1、4、5、8、10、16、20或者25除尽。
PFD 101、复用器102、电荷泵104、低通滤波器105、VCO 106和计数器107-108形成锁相环(PLL)，该PLL调整时钟信号FBCLK的相位和频率以使FBCLK的相位和频率与时钟信号RCKD的相位和频率匹配。锁定检测器电路114响应于误差信号UPPF和DNPF指示时钟信号RCKD和FBCLK在锁定状态中在相位上对齐并且具有相同频率使Lock信号有效。
向复用器110的输入和向计数器电路109的输入提供L计数器107生成的时钟信号CLKL[3:0]。计数器电路109将时钟信号CLKL[3:0]的频率除以2以在复用器110的附加输入生成4个周期时钟信号CLKC[3:0]的频率。复用器110初始地被配置用于向PD 111的输入提供计数器109的输出时钟信号CLKC[3:0]作为4个周期反馈时钟信号CLKOUT[3:0]。
鉴相器(PD)111比较差分输入数据信号DXP/DXN的相位与反馈时钟信号CLKOUT[3:0]的相位。4个时钟信号CLKOUT[3:0]具有0°、90°、180°和270°的相对相位。PD 111生成表示在差分输入数据信号DXP/DXN的相位与时钟信号CLKOUT[3:0]的相位之间的差值的误差信号UPPD和DNPD。
向复用器102的输入传输误差信号UPPD和DNPD。在Lock信号已经被有效之后，复用器102被重新配置用于向电荷泵104分别提供鉴相器111的输出误差信号UPPD和DNPD作为误差信号UP和DN。CDR电路100然后响应于输入数据信号DXP/DXN的相位的变化来调整反馈时钟信号CLKOUT[3:0]的相位。
输入数据信号DXP/DXN的数据速率在从PCI-E 1.0改变成PCI-E 2.0时倍增。复用器110然后由控制信号SW重新配置用于向PD 111的输入提供时钟信号CLKL[3:0]作为4个反馈时钟信号CLKOUT[3:0]。作为结果，时钟信号CLKOUT[3:0]的频率增加至它们的初始频率的2倍，但是VCO 106的输出时钟信号VCO[3:0]的频率保持不变。CDR电路100中的PLL在输入数据信号DXP/DXN的数据速率倍增之后保持于锁定状态中。也向去串行化器(deserializer)电路提供时钟信号CLKOUT[3:0]。
发明内容
根据一些实施例，一种电路包括相位检测电路、相位调整电路和采样器电路。相位检测电路比较第一周期信号的相位与第二周期信号的相位以生成控制信号。相位调整电路使第二周期信号的相位和第三周期信号的相位基于控制信号的变动而改变。采样器电路响应于第三周期信号对数据信号采样以生成采样的数据信号。该电路改变第三周期信号的频率以对应于数据信号的数据速率在基于至少三个数据传输协议的至少三个不同数据速率之间的变化。
本发明的各种目的、特征和优点将在考虑以下具体描述和附图时变得清楚。
附图说明
图1图示现有技术的时钟和数据恢复(CDR)电路的例子，该CDR电路响应于接收的数据信号的数据速率的变化来调整时钟信号的频率。
图2A图示根据本发明的一个实施例的时钟和数据恢复(CDR)电路的例子。
图2B图示根据本发明的一个实施例的图2中所示鉴相器和采样器电路的例子。
图3图示根据本发明的一个实施例的图2A中所示有限状态机(FSM)中的同步电路的例子。
图4示出如下状态图，该状态图图示根据本发明的一个实施例的图2A中所示有限状态机的三个不同状态。
图5图示根据本发明的一个实施例的图2A中所示去串行化器电路的例子。
图6图示根据本发明的一个实施例的门电路的例子，该门电路控制图2中所示锁定检测电路生成的信号。
图7是图示根据本发明的一个实施例的图2A中所示信号中的一些信号的波形例子的时序图。
图8是可以包括本发明的方面的现场可编程门阵列(FPGA)的简化部分框图。
图9示出可以实现本发明的技术的示例数字系统的框图。
具体实施方式
第三代快捷外围部件互连(PCI-E)3.0标准支持8兆位每秒(Gbps)的数据速率。PCI-E 1.0、PCI-E 2.0和PCI-E 3.0标准是支持三个不同数据速率的三个数据传输协议。如上文描述的那样，初始地，传输器开始以2.5Gbps的PCI-E 1.0数据速率向接收器传输数据。然后，传输器尝试将数据速率增加至基于PCI-E 2.0的5Gbps或者基于PCI-E 3.0的8Gbps以减少功率消耗并且增加传输系统的性能。然而接收器中的图1中所示现有技术的时钟和数据恢复(CDR)电路100没有用于基于数据速率增加至8Gbps来提供时钟信号CLKOUT[3:0]的频率的对应增加的能力。
PCI-E 3.0支持的8Gbps数据速率不是PCI-E 1.0支持的2.5Gbps数据速率的倍数。可以改变M计数器108的分频值(例如从25改变成40)以支持将差分输入数据信号DXP/DXN的数据速率从2.5Gbps或者5Gbps增加至8Gbps。然而在改变M计数器108的分频值时，CDR电路100中的锁相环(PLL)退出锁定状态。在CDR电路100中的PLL退出锁定状态之后，时钟信号RCKD和FBCLK的相位不再对齐，以及/或者时钟信号RCKD和FBCLK不再具有相同频率。
在退出锁定状态之后，CDR电路100中的PLL通过调整时钟信号VCO[3:0]和FBCLK的相位和频率来尝试返回到锁定状态。对VCO[3:0]的频率的调整引起输出时钟信号CLKOUT[3:0]的频率的变化。输出时钟信号CLKOUT[3:0]的频率的变化可能在去串行化器或者其它接收输出时钟信号CLKOUT[3:0]的电路系统中引起误差。
图2A图示根据本发明的一个实施例的时钟和数据恢复(CDR)电路200的例子。CDR电路200生成基于差分输入数据信号DXP/DXN中的位周期的周期输出时钟信号CLKL1[3:0]。CDR电路200的输出时钟信号CLKL1[3:0]用来对输入数据信号DXP/DXN进行采样。CDR电路200可以改变它的输出时钟信号CLK1[3:0]的频率以对应于输入数据信号DXP/DXN的数据速率在基于三个不同数据传输协议的三个不同数据速率之间的变化。
作为例子，CDR电路200可以生成输出时钟信号CLKL1[3:0]的三个不同频率。输出时钟信号CLKL1[3:0]的三个不同频率用来以三个不同数据速率对差分输入数据信号DXP/DXN中的数据进行采样。例如，输出时钟信号CLKL1[3:0]的三个不同频率可以用来分别以根据PCI-E 1.0、2.0和3.0标准的数据速率2.5Gbps、5Gbps和8Gbps对输入数据信号DXP/DXN中的数据进行采样。在输入数据信号DXP/DXN的数据速率从三个PCI-E标准之一改变成三个PCI-E标准中的另一PCI-E标准时，CDR电路200将输出时钟信号CLKL1[3:0]的频率改变成可以用来以新数据速率对输入数据信号DXP/DXN进行采样的频率。在一个实施例中，CDR电路200可以生成输出时钟信号CLKL1[3:0]的三个或者更多不同频率，这些频率用来按照根据三个或者更多数据传输协议的三个或者更多不同数据速率对输入数据信号DXP/DXN中的数据进行采样。数据传输协议可以是PCI-E协议或者任何其它数据传输协议标准。
时钟和数据恢复(CDR)电路200包括鉴频鉴相器(PFD)电路201、复用器电路202、环路滤波器电路204、振荡器电路206、L1计数器电路207、L2计数器电路208、M计数器电路209、鉴相器(PD)和采样器电路210、N计数器电路211、锁定检测器电路214和有限状态机(FSM)215。在图2A中还示出了去串行化器电路216。振荡器电路206可以例如是压控振荡器电路、流控振荡器电路或者数控振荡器电路。振荡器电路206可以例如是环振荡器、电感器-电容器储能振荡器、晶体振荡器或者另一类型的振荡器。根据备选实施例，振荡器电路206被替换为基于输入控制信号的变化来调整周期输出时钟信号的相位和/或频率的另一类型的相位调整电路和/或频率调整电路。
CDR电路200包括2个反馈环路电路。第一反馈环路电路包括鉴相器和采样器电路210、复用器电路202、环路滤波器电路204、振荡器电路206以及L计数器电路207。CDR 200中的第二反馈环路电路包括N计数器电路211、PFD电路201、复用器电路202、环路滤波器电路204、振荡器电路206、L2计数器电路208和M计数器电路209。第二反馈环路电路是锁相环(PLL)电路。
现在描述在频率获取模式期间的CDR电路200内的PLL电路。在频率获取模式期间，CDR电路200中的PLL调整周期反馈时钟信号FBCLK的相位和频率以与周期时钟信号RCKD的相位和频率匹配。
向N计数器电路211的输入提供周期参考时钟信号REFCLK。N计数器电路211作为CDR电路200中的分频器电路来工作。N计数器电路211响应于参考时钟信号REFCLK生成周期输出时钟信号RCKD。N计数器电路211将参考时钟信号REFCLK的频率除以正整数分频值N以生成时钟信号RCKD的频率。向鉴频鉴相器电路201的输入提供时钟信号RCKD。
鉴频鉴相器(PFD)电路201比较时钟信号RCKD的相位和频率与反馈时钟信号FBCLK的相位和频率以生成误差信号UPPF和DNPF。误差信号UPPF和DNPF表示在时钟信号RCKD和FBCLK的相位和频率之间的差值。
复用器202包括两个2比1复用器电路。在频率获取模式期间，复用器202由选择信号SL配置用于向环路滤波器电路204的输入分别提供误差信号UPPF和DNPF作为误差信号UP和DN。环路滤波器电路204将UP和DN误差信号转换成滤波的控制电压信号VCL。向振荡器电路206的控制输入提供控制电压信号VCL。在一个实施例中，环路滤波器电路204包括基于UP和DN误差信号生成模拟控制电压VCL的电荷泵电路以及对控制电压VCL进行低通滤波的低通滤波器。在这一实施例中，电荷泵和低通滤波器按如图1中的电路104-105所示的方式耦合在一起。在另一实施例中，环路滤波器电路204是生成一个或者多个数字控制信号VCL的数字环路滤波器电路。
振荡器电路206输出4个周期输出时钟信号OSC[3:0]。振荡器电路206基于控制电压信号VCL的变化来调整输出时钟信号OSC[3:0]的相位和频率。向L1计数器电路207的输入和向L2个计数器电路208的输入传输4个输出时钟信号OSC[3:0]。4个时钟信号OSC[3:0]具有0°、90°、180°和270°的相对相位。
L2计数器电路208响应于4个时钟信号OSC[3:0]生成4个周期输出时钟信号CLKL2[3:0]。4个时钟信号CLKL2[3:0]具有的0°、90°、180°和270°的相对相位。L2计数器电路208将时钟信号OSC[3:0]的频率除以正整数分频值L2以生成时钟信号CLKL2[3:0]的频率。L2计数器电路208在L2计数器电路208相对于时钟信号OSC[3:0]的频率减少时钟信号CLK2[3:0]的频率这一意义上作为分频器电路来工作。L2计数器电路208在L2计数器电路208使时钟信号OSC[3:0]的频率大于时钟信号CLKL2[3:0]的频率这一意义上作为CDR电路200中的PLL中的倍频器来工作。
向M计数器电路209的输入提供时钟信号CLKL2[3:0]。M计数器电路209响应于时钟信号CLKL2[3:0]中的一个或者多个时钟信号生成反馈时钟信号FBCLK。M计数器电路209将4个时钟信号CLKL2[3:0]中的一个或者多个时钟信号的频率除以正整数分频值M以生成反馈时钟信号FBCLK的频率。M计数器电路209在M计数器电路209相对于时钟信号CLKL2[3:0]的频率减少时钟信号FBCLK的频率这一意义上作为分频器电路来工作。M计数器电路209在M计数器电路209使CLKL2[3:0]时钟信号的频率大于时钟信号FBCLK的频率这一意义上作为CDR电路200中的PLL中的倍频器来工作。在一些实施例中，将计数器电路208-209合并成CDR电路200的PLL内的单个分频器/倍频器电路。
由PFD 201、复用器202、环路滤波器204、振荡器电路206、L2计数器208和M计数器209形成的锁相环(PLL)在频率获取模式中调整时钟信号FBCLK的相位和频率以使时钟信号FBCLK的频率等于时钟信号RCKD的频率并且将FBCLK的相位与RCKD的相位对齐。锁定检测器电路214响应于误差信号UPPF和DNPF指示时钟信号RCKD和FBCLK在相位上被对齐并且具有相同频率使LOCK信号有效。在使LOCK信号有效时，CDR电路200中的PLL在锁定状态中。在CDR电路200的半速率实施例中，时钟信号OSC[3:0]的频率当CDR电路200中的PLL在锁定状态中时是数据信号DXP/DXN的数据速率的一半。
L1计数器电路207响应于振荡器电路206的4个输出时钟信号OSC[3:0]生成4个周期输出时钟信号CLKL1[3:0]。L1计数器电路207将时钟信号OSC[3:0]的频率除以正整数分频值L1以生成时钟信号CLKL1[3:0]的频率。4个时钟信号CLKL1[3:0]具有0°、90°、180°和270°的相对相位。
电路210包括鉴相器电路和采样器电路。向电路210中的鉴相器电路和采样器电路的输入提供时钟信号CLKL1[3:0]。向电路210中的鉴相器和采样器电路的附加输入提供输入信号DXP和DXN。输入信号DXP和DXN是差分数据信号DXP/DXN。
图2B图示根据本发明的一个实施例的鉴相器和采样器电路210的例子。如图2B中所示，电路210包括鉴相器电路221和采样器电路222。电路210中的鉴相器电路221比较时钟信号CLKL1[3:0]的相位与差分输入数据信号DXP/DXN的相位以生成相位误差信号UPPD和DNPD。相位误差信号UPPD和DNPD表示在差分输入数据信号DXP/DXN的相位与时钟信号CLKL1[3:0]的相位之间的差值。
向复用器202的输入传输相位误差信号UPPD和DNPD。在锁定检测电路214使指示PLL在锁定状态中的LOCK信号有效之后，CDR电路200进入数据模式，并且复用器202由选择信号SL重新配置用于向环路滤波器204的输入分别提供来自鉴相器221的相位误差信号UPPD和DNPD作为误差信号UP和DN。选择信号SL控制CDR电路200是否在频率获取模式中或者在数据模式中。在数据模式中，CDR电路200调整输出时钟信号CLKL1[3:0]的相位以与输入数据信号DXP/DXN的相位的任何变化匹配。向去串行化器216的输入提供CDR电路200的4个输出时钟信号CLKL1[3:0]。
再次参照图2B，电路210中的采样器电路222响应于时钟信号CLKL1[3:0]中的一个或者多个时钟信号对差分输入数据信号DXP/DXN进行采样以生成差分偶数采样的数据信号DE和DEB以及差分奇数采样的数据信号DO和DOB。DE和DO信号包括使用时钟信号CLKL1[3:0]中的一个或者多个时钟信号分别在数据信号DXP/DXN的偶数和奇数位周期中采样的数据位。采样的数据信号DE和DEB是互补信号，并且采样的数据信号DO和DOB是互补信号。如图2A中所示，向去串行化器电路216的4个输入提供采样的数据信号DE、DEB、DO和DOB。去串行化器电路216使用时钟信号CLKL1[3:0]中的一个或者多个时钟信号将信号DE、DEB、DO和DOB中的串行采样的数据位转换成并行采样的数据位。在图2A的例子中，去串行化器216在40个并行输出数据信号DATA[39:0]中输出并行采样的数据位。如下文关于图5更具体描述的那样，去串行化器216也基于CDR电路的输出时钟信号CLKL1[3:0]中的一个或者多个时钟信号生成接收器时钟信号CLKRX。
CDR电路200基于差分输入数据信号DXP/DXN的数据速率的变化在三个或者多个不同频率之间调整输出时钟信号CLKL1[3:0]的频率。时钟信号CLKL1[3:0]的三个或者更多频率中的每个频率对应于差分输入数据信号DXP/DXN的三个或者更多数据速率之一。CDR电路200调整时钟信号CLKL1[3:0]的频率以对应于差分输入数据信号DXP/DXN的当前数据速率。结果，电路210中的采样器电路222在差分输入数据信号DXP/DXN具有三个或者更多数据速率中的每个数据速率时对差分输入数据信号DXP/DXN中的正确值进行采样。
计数器电路207、208、209和211分别具有可调分频值L1、L2、M和N。CDR电路200通过改变计数器电路207、208和209中的一个或者多个计数器电路的分频值来调整输出时钟信号CLKL1[3:0]的频率。下表1分别举例说明计数器电路207、208、209和211的分频值L1、L2、M和N的例子，这些计数器电路生成输出时钟信号CLKL1[3:0]中的与差分输入数据信号DXP/DXN中的2.5Gbps、5.0Gbps和8.0Gbps这三个示例数据速率对应的三个频率。
表1
在表1中所示例子中，CDR电路200生成输出时钟信号CLKL1[3:0]中的频率1250MHz、2500MHz和4000MHz，这些频率用来对以分别根据PCI-E 1.0、2.0和3.0的数据速率2.5Gbps、5.0Gbps和8.0Gbps传输的数据进行采样。根据其它实施例，CDR电路200生成输出时钟信号CLKL1[3:0]的其它频率，这些频率用来对以由不同数据传输协议支持的不同数据速率传输的数据进行采样。
有限状态机(FSM)电路215生成分别控制计数器电路207、208和209的分频值L1、L2和M的控制信号CL1、CL2和CM。如图2A中所示，分别向计数器电路207、208和209的输入提供控制信号CL1、CL2和CM。FSM 215分别改变控制信号CL1、CL2和CM的逻辑状态以调整计数器电路207、208和209的分频值L1、L2和M。可以例如在硬接线逻辑电路系统中或者在可编程逻辑电路系统中实施FSM 215。
可以分别将计数器电路207-209的分频值L1、L2和M中的每个分频值设置成2、3、4、5、6、7、8或者更多可能值之一。作为未旨在于限制的例子，可以分别将计数器电路207-208的分频值L1和L2中的每个分频值设置成整数值1、2、4或者8中的相等整数值，并且可以将计数器电路209的分频值M设置成整数值1、4、5、8、10、16、20、25和40之一。
FSM 215基于控制信号SW0和SW1、基于锁定检测电路214生成的LOCK信号以及基于周期锁定信号FSMCLK选择分频值L1、L2和M。FSM 215通过基于信号SW0、SW1和LOCK中的一个或者多个信号变化来改变控制信号CL1、CL2和CM的相应设置来改变分频值L1、L2和M中的一个或者多个分频值。
将控制信号SW0-SW1设置成逻辑状态的一个或者多个唯一组合。控制信号SW0-SW1的逻辑状态的每个唯一组合对应于根据不同数据传输协议生成的差分输入数据信号DXP/DXN的不同数据速率。对控制信号SW0-SW1的逻辑状态组合进行改变以使CDR电路200基于差分输入数据信号DXP/DXN的根据不同数据传输协议的数据速率的变化来改变时钟信号CLKL1[3:0]的频率。
控制信号SW0-SW1相对于FSM 215的时钟信号FSMCLK异步。向FSM 215提供控制信号SW0-SW1的导体可以相对于彼此具有路径延迟偏离。如果旨在于并行出现的输出信号SW0-SW1的逻辑状态的变化在不同时间到达FSM 215，则FSM 215可以使CDR电路200生成时钟信号CLKL1[3:0]中的未与差分输入数据信号DXP/DXN的数据速率对应的不正确频率。
图3图示根据本发明的一个实施例的有限状态机(FSM)215中的同步电路300的例子。同步电路300使用时钟信号FSMCLK来同步控制信号SW0-SW1。同步电路300响应于控制信号SW0-SW1中的每个控制信号维持恒定逻辑状态持续时钟信号FSMCLK的至少一个周期使同步信号SYNC有效。FSM 215仅在SYNC信号有效时调整时钟信号CLKL1[3:0]的频率，从而CDR电路20未生成时钟信号CLKL1[3:0]中的未与差分输入数据信号DXP/DXN的数据速率对应的频率。
同步电路300包括D触发器存储电路301-306、XNOR逻辑门307-308和AND逻辑门309。触发器301-306将控制信号SW0-SW1同步到时钟信号FSMCLK。分别向触发器301和304的D输入提供控制信号SW0和SW1。向触发器301-306的时钟输入提供时钟信号FSMCLK。触发器301和304响应于时钟信号FSMCLK中的每个上升沿在它们的Q输出存储控制信号SW0和SW1的逻辑状态作为信号FF1A和FF2A。触发器302和305响应于时钟信号FSMCLK中的每个上升沿分别在它们的Q输出存储信号FF1A和FF2A的逻辑状态作为信号FF1B和FF2B。触发器303和306响应于时钟信号FSMCLK中的每个上升沿在它们的Q输出存储信号FF1B和FF2B的逻辑状态作为信号SWR0和SWR1。信号SWR0和SWR1这里也称为信号SWR[1:0]。
XNOR逻辑门307通过对输入信号FF1B和SWR0执行XNOR布尔函数来生成逻辑信号X1。XNOR逻辑门308通过对输入信号FF2B和SWR1执行XNOR布尔函数来生成逻辑信号X2。AND逻辑门309通过对输入信号X1和X2执行布尔AND函数来生成同步信号SYNC。
XNOR逻辑门307仅在信号FF1B和SWR0在相同逻辑状态中时生成信号X1中的逻辑高状态。XNOR逻辑门308仅在信号FF2B和SWR1在相同逻辑状态中时生成信号X2中的逻辑高状态。AND门309仅在两个信号X1和X2同时在逻辑高状态中时生成SYNC信号中的逻辑高状态。
FSM 215在SNYC信号在逻辑高状态中时基于信号SWR0-SWR1中的一个或者多个信号的逻辑状态的变化仅引起时钟信号CLKL1[3:0]的频率的变化。FSM 215不分别基于无法通过电路300向信号SWR0-SWR1传播的控制信号SW0-SW1的变化来引起时钟信号CLKL1[3:0]的频率的变化。FSM215在SYNC信号在逻辑低状态中时不引起时钟信号CLKL1[3:0]的频率的变化。FSM 215在SYNC信号在逻辑高状态中时基于信号SWR0-SWR1的逻辑状态设置时钟信号CLKL1[3:0]的频率。
图4示出如下状态图，该状态图图示根据本发明的一个实施例的有限状态机215的三个不同状态401-403。FSM 215在差分输入数据信号DXP/DXN具有基于第一数据传输协议的第一数据速率时，在状态401中使CDR电路200生成用于时钟信号CLKL1[3:0]中的每个时钟信号的第一频率。FSM 215在差分输入数据信号DXP/DXN具有基于第二数据传输协议的第二数据速率时，在状态402中使CDR电路200生成用于时钟信号CLKL1[3:0]中的每个时钟信号的第二频率。FSM 215在差分输入数据信号DXP/DXN具有基于第三数据传输协议的第三数据速率时，在状态403中使CDR电路200生成用于时钟信号CLKL1[3:0]中的每个时钟信号的第三频率。
信号SWR[1:0]的逻辑状态确定FSM 215在三个状态中的哪个状态中。在上电复位(POR)之后，信号SWR0和SWR1分别具有逻辑状态0和0(即SWR[1:0]＝00)，并且FSM进入状态401。在差分输入数据信号DXP/DXN具有第一数据速率时将SWR[1:0]信号设置成使FSM 215在状态401中的逻辑状态。在状态401中，FSM 215生成用于输出时钟信号CLKL1[3:0]中的每个输出时钟信号的第一频率。作为例子，如表1中所示，CDR电路200在FSM 215在状态401中并且差分输入数据信号DXP/DXN的数据速率为2.5Gbps时生成输出时钟信号CLKL1[3:0]中的1250MHz的频率。
在信号SWR0和SWR1的逻辑状态分别为1和0(即SWR[1:0]＝01)，FSM 215在状态402中。在差分输入数据信号DXP/DXN具有第二数据速率时将SWR[1:0]信号设置成使FSM 215在状态402中的逻辑状态。在状态402中，FSM 215生成用于输出时钟信号CLKL1[3:0]中的每个输出时钟信号的第二频率。作为例子，如表1中所示，CDR电路200在FSM 215在状态402中并且差分输入数据信号DXP/DXN的数据速率为5.0Gbps时生成输出时钟信号CLKL1[3:0]中的2500MHz的频率。
在信号SWR0和SWR1的逻辑状态分别为0和1(即SWR[1:0]＝10)，FSM 215在状态403中。在差分输入数据信号DXP/DXN具有第三数据速率时将SWR[1:0]信号设置成使FSM 215在状态403中的逻辑状态。在状态403中，FSM 215生成用于输出时钟信号CLKL1[3:0]中的每个输出时钟信号的第三频率。作为例子，如表1中所示，CDR电路200在FSM 215在状态403中并且差分输入数据信号DXP/DXN的数据速率为8.0Gbps时生成输出时钟信号CLKL1[3:0]中的4000MHz的频率。
如图4中所示，FSM 215响应于SWR[1:0]信号的逻辑状态从00改变成01来从状态401改变成状态402。在FSM 215从状态401改变成状态402之后，FSM 215调整计数器207的分频值L1以使CDR电路200产生时钟信号CLKL1[3:0]的与状态402对应的第二频率。作为例子，如表1中所示，FSM 215改变控制信号CL1的逻辑状态以使计数器电路207的分频值L1从2变化成1从而使时钟信号CLKL1[3:0]的频率从1250MHz增加至2500MHz。
FSM 215响应于SWR[1:0]信号的逻辑状态从01改变成00来从状态402改变成状态401。FSM 215调整计数器207的分频值L1以使CDR电路200产生时钟信号CLKL1[3:0]的与状态401对应的第一频率。
如图4中所示，FSM 215响应于SWR[1:0]信号的逻辑状态从00改变成10来从状态401改变成状态403。在FSM 215从状态401改变成状态403之后，FSM 215调整计数器电路207-209中的一个或者多个计数器的分频值以使CDR电路200产生时钟信号CLKL1[3:0]的与状态403对应的第三频率。作为例子，如表1中所示，FSM 215改变控制信号CL1和CM的逻辑状态以使计数器电路207的分频值L1从2改变成1并且计数器电路209的分频值M从25改变成40从而使时钟信号CLKL1[3:0]的频率从1250MHz增加至4000MHz。作为另一例子，FSM 215分别变化控制信号CL1、CL2和CM的逻辑状态以使计数器电路207-209的分频值L1、L2和M从2、1和25改变成1、2和20以将时钟信号CLKL1[3:0]的频率从1250MHz增加至4000MHz。
FSM 215响应于SWR[1:0]信号的逻辑状态从10改变成00来从状态403改变成状态401。FSM 215调整计数器电路207-209中的一个或者多个计数器电路的分频值以使CDR电路200产生时钟信号CLKL1[3:0]的与状态401对应的第一频率。
如图4中所示，FSM 215响应于SWR[1:0]信号的逻辑状态从01改变成10来从状态402改变成状态403。在FSM 215从状态402改变成状态403之后，FSM 215调整计数器电路207-209中的一个或者多个计数器电路的分频值以使CDR电路200产生时钟信号CLKL1[3:0]的与状态403对应的第三频率。作为例子，如表1中所示，FSM 215改变控制信号CM的逻辑状态以使计数器电路209的分频值M从25改变成40从而使时钟信号CLKL1[3:0]的频率从2500MHz增加至4000MHz。作为另一例子，FSM 215分别改变控制信号CL2和CM的逻辑状态以使计数器电路207-209的分频值L1、L2和M从1、1和25改变成1、2和20以将时钟信号CLKL1[3:0]从2500MHz增加至4000MHz。
FSM 215响应于SWR[1:0]信号的逻辑状态从10改变成01来从状态403改变成402。FSM 215调整计数器电路207-209中的一个或者多个计数器电路的分频值以使CDR电路200产生时钟信号CLKL1[3:0]的与状态402对应的第二频率。
由于CDR电路200在状态401与402之间改变时不分别改变计数器电路208、209和211的分频值N、M和L2，所以CDR电路200中的PLL在状态401与402之间的转变期间保持于锁定状态中。然而CDR电路200中的PLL在进入或者退出状态403时脱离锁定状态，因为分频值M和L2中的一个或者两个分频值在进入或者退出状态403时改变。
去串行化器216在CDR电路200在状态401-403之一与状态401-403中的不同状态之间进行的每个转变期间阻止输出时钟信号CLKRX以防止时钟信号CLKRX中的假信号(glitch)。时钟信号CLKRX中的假信号可能在响应于时钟信号CLKRX的电路系统(未示出)中引起误差。
图5图示根据本发明的一个实施例的去串行化器216的例子。去串行化器216包括两个计数器电路501-502、复用器电路503、门电路504和串行并行转换器电路510。向串行到并行转换器电路510的输入提供输出时钟信号CLKL1[3:0]以及采样的数据信号DE、DEB、DO和DOB。采样的数据信号DE、DEB、DO和DOB各自具有采样的数据位的串行流。串行并行转换器电路510响应于时钟信号CLKL1[3:0]将采样的数据信号DE、DB、DO和DOB转换成40个各自具有采样的位的并行输出数据信号DATA[39:0]。
向计数器电路501-502中的每个计数器电路的输入提供CDR电路200的输出时钟信号CLKL1[3:0]。计数器电路501-502作为分频器电路来工作。计数器电路501将输出时钟信号CLKL1[3:0]中的2个输出时钟信号的频率除以第一分频值D1(例如5)以生成第一输出时钟信号CLKD1。计数器电路502将输出时钟信号CLKL1[3:0]中的2个输出时钟信号的频率除以第二分频值D2(例如16)以生成第二输出时钟信号CLKD2。向复用器电路503的输入提供时钟信号CLKD1-CLKD2。
FSM 215生成选择信号CO，提供至复用器电路503的选择输入。选择信号CO的逻辑状态确定复用器电路503向它的输入提供时钟信号CLKD1还是时钟信号CLKD2作为选择的时钟信号CLKS。在FSM 215在状态401和402中的任一状态中时，FSM 215生成选择信号CO中的如下逻辑状态，该逻辑状态使复用器503向它的输出提供时钟信号CLKD 1作为选择的时钟信号CLKS。在FSM 215在状态403中时，FSM 215生成选择信号CO中的如下逻辑状态，该逻辑状态使复用器503向它的输出提供时钟信号CLKD2作为选择的时钟信号CLKS。因此，在状态401和402中使用分频的时钟信号CLKD1作为时钟信号CLKS，并且在状态403中使用分频的时钟信号CLKD2作为时钟信号CLKS。
FSM 215生成门控信号CG，提供至门电路504的控制输入。向门电路504的输入提供选择的时钟信号CLKS。门电路504响应于门控信号CG具有第一逻辑状态来向它的输出提供选择的时钟信号CLKS作为接收器输出时钟信号CLKRX。门电路504响应于门控信号CG具有第二逻辑状态来防止向它的输出提供选择的时钟信号CLKS作为时钟信号CLKRX。时钟信号CLKRX在门控信号CG在第二逻辑状态中之时保持于逻辑低状态中。
FSM 215无论输入数据信号DXR/DXN的数据速率何时变化都使门电路504阻止向门电路504的输出提供选择的时钟信号CLKS作为时钟信号CLKRX。门电路504在FSM 215中的在状态401-403之一与状态401-403中的另一状态之间的每个转变期间阻止向它的输出传播时钟信号CLKS作为时钟信号CLKRX并且使时钟信号CLKRX在逻辑低状态中。
如上文所述，CDR电路200中的PLL在状态401与402之间的转变期间保持于锁定状态中。在CDR电路200在状态401与402之间改变时，FSM 215生成CG信号中的第二逻辑状态以在一段时间内阻止向门电路504的输出提供选择的时钟信号CLKS作为时钟信号CLKRX。结果，CDR电路200和去串行化器216在状态401与402之间的转变期间防止时钟信号CLKS中的任何假信号向时钟信号CLKRX传播。作为未旨在于限制的例子，FSM 215可以在状态401与402之间的每个转变期间使CG信号保持于第二逻辑状态中持续时钟信号CLKS的2-4个周期。随后，FSM 215使CG信号返回到第一逻辑状态，并且门电路504向它的输出提供时钟信号CLKS作为时钟信号CLKRX。
CDR电路200在状态401与403之间改变时改变PLL中的计数器208-209中的一个或者两个计数器的分频值。CDR电路200在状态402与403之间改变时改变PLL中的计数器208-209中的一个或者多个计数器的分频值。CDR电路200中的PLL在状态401与403之间转变时和在状态402与403之间转变时退出锁定状态，因为PLL内的计数器208-209的分频值中的至少一个分频值在转变进入或者脱离状态403时改变。如上文描述的那样，在CDR电路200中的PLL退出锁定状态之后，PLL调制反馈时钟信号FBCLK的频率和相位直至PLL再次重新进入锁定状态。CDR电路200中的PLL退出锁定状态、然后再进入锁定状态的过程在这里和在图4中称为CDR再锁定。在PLL再进入锁定状态之后，锁定检测器214再使LOCK信号有效。
在FSM 215转变进入状态403或者脱离状态403时，FSM 215生成CG信号中的第二逻辑状态以在一段时间内(例如约10微秒)阻止向门电路504的输出提供选择的时钟信号CLKS作为时钟信号CLKRX。在转变进入和脱离状态403期间，门电路504将时钟信号CLKRX维持于逻辑低状态直至CG信号转变回到第一逻辑状态。
FSM 215从锁定检测器电路214接收LOCK信号。在FSM 215退出或者进入状态403之后，FSM 215将CG信号维持于第二逻辑状态中直至FSM 215接收LOCK信号中的上升沿。锁定检测器电路214在CDR电路200中的PLL在FSM 215退出或者进入状态403之后再进入锁定状态之后生成LOCK信号中的上升沿。响应于接收LOCK信号中的在CG信号转变到第二逻辑状态之后出现的第一上升沿，FSM 215使CG信号转变回到第一逻辑状态，从而使门电路504向它的输出提供时钟信号CLKS作为时钟信号CLKRX。结果，CDR电路200和去串行化器电路216在转变进入和脱离状态403期间防止时钟信号CLKS中出现的假信号向时钟信号CLKRX传播。
图6图示根据本发明的一个实施例的控制LOCK信号的门电路601的例子。CDR电路200中的FSM 215生成附加控制信号CT。向门电路601的控制输入提供控制信号CT。门电路504和601可以例如是三态驱动器电路或者逻辑门(例如AND门)。从锁定检测器电路214的输出向门电路601的输入提供LOCK信号。
门电路601向响应于控制信号CT具有第一逻辑状态来向它的输出提供LOCK信号作为输出信号LOCKOUT。门电路601响应于控制信号CT具有第二逻辑状态来防止向LOCKOUT信号提供LOCK信号中的上升和下降沿。FSM 215在FSM 215转变进入或者脱离状态403时使控制信号CT从第一逻辑状态向第二逻辑状态转变。因此，门电路601在时钟信号CLK1[3:0]的频率向或者从第三频率变化时防止LOCK信号中的假信号向LOCKOUT信号传播。LOCKOUT信号在控制信号CT在第二逻辑状态中之时保持于相同逻辑状态中。在FSM 215在控制信号CT转变到第二逻辑状态之后检测到LOCK信号中的低到高转变时，FSM使CT信号转变回到第一逻辑状态。
向与CDR电路200相同的集成电路上的其它电路系统(未示出)提供LOCKOUT信号。门电路601在进入和脱离状态403的状态转变期间防止LOCK信号中的上升和下降沿向接收LOCKOUT信号的电路系统传播。LOCKOUT信号中的假信号可能在接收和响应于LOCKOUT信号的电路系统中引起错误。
图7是如下时序图，该时序图示出根据本发明的一个实施例的输出时钟信号CLKRX、LOCK信号、CG控制信号、LOCKOUT信号和控制信号SWR[1:0]的波形的例子。在图7中所示例子中，输出时钟信号CLKRX在信号SWR[1:0]在状态401中具有逻辑状态00时具有频率A。在图7的例子中，CG信号的第一逻辑状态是逻辑低状态，并且CG信号的第二逻辑状态是逻辑高状态。
参照图7的时序图，FSM 215在从状态401到状态402的转变期间生成CG信号中的逻辑高脉冲。门电路504在CG信号中的逻辑高脉冲期间将时钟信号CLKRX保持于逻辑低状态中。在CG信号中的下降沿之后，时钟信号CLKRX在状态402期间具有频率B。信号SWR[1:0]在图7中所示例子中在状态402中具有逻辑状态01。
在从状态402到状态403的转变期间，FSM 215生成CG信号中的上升沿。门电路504在CG信号在逻辑高状态中之时将时钟信号CLKRX保持于逻辑低状态中。FSM 215将CG信号维持于逻辑高状态中直至FSM 215从锁定检测器电路214接收到LOCK信号中的上升沿。如图7中所示，在FSM 215接收LOCK信号中的上升沿之后，FSM 215生成CG信号中的下降沿。FSM215然后将CG信号维持于逻辑低状态中直至脱离状态403向状态401或者402的下一转变。如图7中所示，LOCK信号中的在状态403的相同实例期间出现的任何后续上升和下降沿不使FSM 215生成CG信号中的另外的上升和下降沿。在CG信号中的下降沿之后，时钟信号CLKRX在状态403期间具有频率C。信号SWR[1:0]在图7中所示例子中在状态403中具有逻辑状态10。
LOCKOUT信号在图7中所示例子中在每个状态转变期间和之后保持于逻辑高状态中。因此，接收LOCKOUT信号的电路系统在向状态403的转变期间不接收CDR电路200中的PLL退出锁定状态这样的指示。
在备选实施例中，图2A中的CDR电路200可被配置用于在PLL模式中仅作为锁相环(PLL)来工作，并且向在CDR电路200外部的电路系统(例如传输器电路)提供时钟信号CLKL2[3:0]。
图8是可以包括本发明的方面的现场可编程门阵列(FPGA)800的简化部分框图。FPGA 800仅为可以包括本发明的特征的集成电路的例子。应当理解，可以在许多类型的集成电路、比如现场可编程门阵列(FPGA)、可编程逻辑器件(PLD)、复杂可编程逻辑器件(CPLD)、可编程逻辑阵列(PLA)、专用集成电路(ASIC)、存储器集成电路、中央处理单元、微处理器、模拟集成电路等中产生本发明的实施例。
FPGA 800包括可变长度和速度的列和行互连导体互连的可编程逻辑阵列块(或者LAB)802的二维阵列。LAB 802包括多个(例如10个)逻辑元件(或者LE)。
LE是提供高效实施用户定义的逻辑功能的可编程逻辑电路块。FPGA具有可以被配置用于实施各种组合和时序功能的许多逻辑元件。逻辑元件具有对可编程互连结构的访问。可编程互连结构可以被编程用于在几乎任何希望的配置中互连逻辑元件。
FPGA 800还包括分布式存储器结构，该分布式存储器结构包括在整个阵列内提供的可变大小的随机存取存储器(RAM)块。RAM块例如包括块804、块806和块808。这些存储器块也可以包括移位寄存器和先入先出(FIFO)缓冲器。
FPGA 800又包括可以例如用加法或者减法特征实施乘法器的数字信号处理(DSP)块810。在这一例子中位于芯片的外围周围的输入/输出元件(IOE)812支持许多单端和差分输入/输出标准。IOE812包括耦合到集成电路的焊盘的输入和输出缓冲器。焊盘是FPGA裸片的可以用来例如在FGPA与一个或者多个外部设备之间传送输入信号、输出信号和电源电压的外部端子。FPGA 800也具有时钟和数据恢复(CDR)电路814、比如CDR电路200。将理解这里仅出于示例目的而描述FPGA 800并且可以在许多不同类型的集成电路中实施本发明。
也可以在具有FGPA作为若干部件之一的系统中实施本发明。图9示出可以实现本发明的技术的示例数字系统900的框图。系统900可以是编程的数字计算机系统、数字信号处理系统、专门化的数字切换网络或者其它处理系统。另外，可以设计这样的系统用于广泛多种应用、比如电信系统、汽车系统、控制系统、消费性电子产品、个人计算机、因特网通信和联网以及其它应用。另外，可以在单个板上、在多个板上或者在多个封装内提供系统900。
系统900包括一个或者多个总线互连在一起的处理单元902、存储器单元904和输入/输出(I/O)单元906。根据这一示例实施例，在处理单元902中嵌入FPGA 908。FPGA 908可以服务于图9的系统内的许多不同目的。FPGA 908可以例如是处理单元902的支持它的内部和外部操作的逻辑构建块。FPGA 908被编程用于实施为了实现它在系统操作中的特定作用而必需的逻辑功能。FGPA 908可以特别地通过连接910耦合到存储器904并且通过连接912耦合到I/O单元906。
处理单元902可以将数据引向适当系统部件用于处理或者存储、执行存储器904中存储的程序、经由I/O单元906接收和传输数据或者其它相似功能。处理单元902可以是中央处理单元(CPU)、微处理器、浮点协同处理器、图形协同处理器、硬件控制器、微控制器、被编程用于用作控制器、网络控制器或者任何类型的处理器或者控制器的现场可编程门阵列。另外，在许多实施例中，经常无需CPU。
例如取代CPU，一个或者多个FPGA 908可以控制系统的逻辑操作。作为另一例子，FPGA 908充当可以如为了处理特定计算任务而需要的那样再编程的可再配置处理器。备选地，FPGA 908本身可以包括嵌入式微处理器。存储器单元904可以是随机存取存储器(RAM)、只读存储器(ROM)、固定或者软盘介质、闪存、磁带或者任何其它存储装置或者这些存储装置的任何组合。
已经出于示例和描述的目的而呈现本发明的示例实施例的前文描述。前文描述未旨在于无所不包或者使本发明限于这里公开的例子。在一些实例中，本发明的特征在未对应使用如阐述的其它特征的情况下也可以加以运用。许多变型、替换和改变鉴于上述教导是可能的而未脱离本发明的范围。

Claims (28)

1.一种时钟和数据恢复电路，包括：
第一相位检测电路，比较第一周期信号的相位与第二周期信号的相位以生成第一控制信号；
相位调整电路，使所述第二周期信号的所述相位和第三周期信号的相位基于所述第一控制信号的变动来改变；以及
采样器电路，响应于所述第三周期信号，对数据信号进行采样以生成采样的数据信号，其中所述时钟和数据恢复电路改变所述第三周期信号的频率以对应于所述数据信号的数据速率在基于至少三个数据传输协议的至少三个不同数据速率之间的变化。
2.根据权利要求1所述的时钟和数据恢复电路，还包括：
第一分频器电路，基于第四周期信号生成所述第二周期信号；
第二分频器电路，基于第五周期信号生成所述第三周期信号，其中所述相位调整电路使所述第四周期信号和所述第五周期信号的相位基于所述第一控制信号的变化来改变；以及
控制电路，基于所述数据信号的所述数据速率在所述三个不同数据速率之间的变化，来改变所述第一分频器电路和所述第二分频器电路的分频值。
3.根据权利要求1所述的时钟和数据恢复电路，还包括：
第二相位检测电路，比较所述数据信号和所述第三周期信号的相位以生成第二控制信号，
其中所述相位调整电路在频率获取模式期间，使所述第二周期信号和所述第三周期信号的相位基于所述第一控制信号的变化来改变，并且所述相位调整电路在数据模式期间，使所述第二周期信号和所述第三周期信号的相位基于所述第二控制信号的变化来改变。
4.根据权利要求2所述的时钟和数据恢复电路，还包括：
第三分频器电路，基于第六周期信号生成所述第四周期信号，其中所述相位调整电路输出所述第五周期信号和所述第六周期信号。
5.根据权利要求1所述的时钟和数据恢复电路，还包括：
锁定检测器电路，接收所述第一控制信号，并且生成指示所述第一周期信号和所述第二周期信号的相位是否对齐的锁定信号；
控制电路，使所述第三周期信号的所述频率基于所述数据信号的所述数据速率的变化来改变，其中所述控制电路在所述数据信号的所述数据速率在所述数据传输协议中的两个数据传输协议之间的转变期间改变之后，基于所述锁定信号生成第二控制信号；以及
门电路，根据所述第三周期信号生成第四周期信号，其中所述门电路基于所述第二控制信号防止提供所述第三周期信号作为所述第四周期信号。
6.根据权利要求3所述的时钟和数据恢复电路，还包括：
复用器电路，接收所述第一控制信号和所述第二控制信号，并且输出所述第一控制信号和所述第二控制信号之一作为选择的控制信号；以及
环路滤波器电路，响应于所述选择的控制信号生成滤波的控制信号，其中所述相位调整电路使所述第二周期信号和所述第三周期信号的相位基于所述滤波的控制信号的变化来改变。
7.根据权利要求1所述的时钟和数据恢复电路，还包括：
门电路，根据所述第三周期信号生成第四周期信号，其中所述门电路基于在所述数据信号的所述数据速率在与所述数据传输协议中的两个数据传输协议对应的两个不同数据速率之间的变化期间有效的第二控制信号，来防止提供所述第三周期信号作为所述第四周期信号。
8.根据权利要求1所述的时钟和数据恢复电路，其中所述时钟和数据恢复电路在可编程逻辑集成电路中。
9.根据权利要求1所述的时钟和数据恢复电路，其中所述相位调整电路包括振荡器电路。
10.根据权利要求1所述的时钟和数据恢复电路，还包括：
第一存储电路，响应于第四周期信号存储第一存储的信号；
第二存储电路，响应于所述第四周期信号基于所述第一存储的信号存储第二存储的信号；
第三存储电路，响应于所述第四周期信号存储第三存储的信号；
第四存储电路，响应于所述第四周期信号基于所述第三存储的信号存储第四存储的信号；以及
逻辑门电路系统，响应于所述第一存储的信号和所述第二存储的信号具有相同逻辑状态持续所述第四周期信号的多于一个周期，以及响应于所述第三存储的信号和所述第四存储的信号具有相同逻辑状态持续所述第四周期信号的多于一个周期，使第二控制信号有效，其中所述时钟和数据恢复电路响应于所述第二控制信号有效仅改变所述第三周期信号的所述频率，以对应于所述数据信号的所述数据速率在所述三个不同数据速率之间的变化。
11.一种时钟和数据恢复电路，包括：
第一相位检测电路，比较第一周期信号的相位与第二周期信号的相位以生成第一控制信号；
相位调整电路，使所述第二周期信号的所述相位和第三周期信号的相位基于所述第一控制信号的变化来改变；
采样器电路，响应于所述第三周期信号对数据信号进行采样以生成采样的数据信号，其中所述时钟和数据恢复电路改变所述第三周期信号的频率以对应于所述数据信号的数据速率的变化；以及
门电路，根据所述第三周期信号生成第四周期信号，其中所述门电路响应于所述数据信号的所述数据速率的变化，基于有效的第二控制信号来阻止提供所述第三周期信号作为所述第四周期信号。
12.根据权利要求11所述的时钟和数据恢复电路，还包括：
第一分频器电路，基于第四周期信号生成所述第二周期信号；
第二分频器电路，基于第五周期信号生成所述第三周期信号，其中所述相位调整电路使所述第四周期信号和所述第五周期信号的相位基于所述第一控制信号的变化来改变；以及
控制电路，基于所述数据信号的所述数据速率在与至少三个数据传输协议对应的至少三个不同数据速率之间的变化，来改变所述第一分频器电路和所述第二分频器电路的分频值。
13.根据权利要求12所述的时钟和数据恢复电路，还包括：
第三分频器电路，基于第六周期信号生成所述第四周期信号，其中所述相位调整电路输出所述第五周期信号和所述第六周期信号。
14.根据权利要求11所述的时钟和数据恢复电路，还包括：
锁定检测器电路，接收所述第一控制信号，并且生成指示所述第一周期信号和所述第二周期信号的相位是否对齐的锁定信号；以及
控制电路，基于所述锁定信号和用于指示所述数据信号的所述数据速率在两个数据传输协议之间的转变期间的变化的第三控制信号，使所述第二控制信号有效。
15.根据权利要求11所述的时钟和数据恢复电路，其中所述电路是集成电路中的接收器电路的部分。
16.一种时钟和数据恢复电路，包括：
第一相位检测电路，比较第一周期信号的相位与第二周期信号的相位以生成第一控制信号；
相位调整电路，使所述第二周期信号的所述相位和第三周期信号的相位基于所述第一控制信号的变化来改变；以及
采样器电路，响应于所述第三周期信号对数据信号进行采样以生成采样的数据信号；以及
逻辑电路，响应于第三控制信号具有恒定状态持续第四周期信号的多于一个周期以及响应于第四控制信号具有恒定状态持续所述第四周期信号的多于一个周期，使第二控制信号有效，其中所述时钟和数据恢复电路响应于所述第二控制信号有效来改变所述第三周期信号的频率以对应于所述数据信号的数据速率的变化。
17.根据权利要求16所述的时钟和数据恢复电路，还包括：
第一存储电路，响应于所述第四周期信号存储第一存储的信号；
第二存储电路，响应于所述第四周期信号基于所述第一存储的信号存储第二存储的信号；
第三存储电路，响应于所述第四周期信号存储第三存储的信号；以及
第四存储电路，响应于所述第四周期信号基于所述第三存储的信号存储第四存储的信号，
其中所述逻辑电路响应于所述第一存储的信号和所述第二存储的信号具有相同逻辑状态持续所述第四周期信号的多于一个周期，以及响应于所述第三存储的信号和所述第四存储的信号具有相同逻辑状态持续所述第四周期信号的多于一个周期，使所述第二控制信号有效。
18.根据权利要求16所述的时钟和数据恢复电路，其中所述逻辑电路包括第一XNOR门、第二XNOR门以及耦合到所述第一XNOR门和所述第二XNOR门的AND门。
19.根据权利要求17所述的时钟和数据恢复电路，还包括：
第五存储电路，响应于所述第四周期信号基于所述第三控制信号存储第五存储的信号，其中向所述第一存储电路的输入提供所述第五存储的信号；以及
第六存储电路，响应于所述第四周期信号基于所述第四控制信号存储第六存储的信号，其中向所述第三存储电路的输入提供所述第六存储的信号。
20.根据权利要求17所述的时钟和数据恢复电路，其中所述时钟和数据恢复电路响应于所述第二控制信号有效，基于所述第二存储的信号和所述第四存储的信号改变所述第三周期信号的所述频率，以对应于所述数据信号的所述数据速率的变化。
21.根据权利要求16所述的时钟和数据恢复电路，还包括：
第一分频器电路，基于第五周期信号生成所述第二周期信号；
第二分频器电路，基于第六周期信号生成所述第三周期信号，其中所述相位调整电路使所述第五周期信号和所述第六周期信号的相位基于所述第一控制信号的变化来改变；以及
控制电路，基于所述数据信号的所述数据速率在与至少三个数据传输协议对应的至少三个不同数据速率之间的变化，来改变所述第一分频器电路和所述第二分频器电路的分频值。
22.根据权利要求21所述的时钟和数据恢复电路，还包括：
第三分频器电路，基于第七周期信号生成所述第五周期信号。
23.一种基于数据信号的数据速率的变化改变周期信号的方法，包括：
比较第一周期信号的相位与第二周期信号的相位以生成第一控制信号；
基于所述第一控制信号的变化来调整所述第二周期信号的所述相位和第三周期信号的相位；
响应于所述第三周期信号对所述数据信号进行采样以生成采样的数据信号；并且
使用时钟和数据恢复电路改变所述第三周期信号的频率以对应于所述数据信号的数据速率在至少三个不同数据速率之间的变化，其中所述数据信号的所述三个不同数据速率中的每个数据速率基于不同数据传输协议。
24.根据权利要求23所述的方法，还包括：
将第四周期信号的频率除以第一分频值以生成所述第二周期信号的频率；
将第五周期信号的频率除以第二分频值以生成所述第三周期信号的频率；并且
响应于所述数据信号在所述三个不同数据速率之间改变来改变所述第一分频值和所述第二分频值。
25.根据权利要求23所述的方法，还包括：
比较所述数据信号的相位与所述第三周期信号的相位以生成第二控制信号，
其中基于所述第一控制信号的变化来调整所述第二周期信号的所述相位和第三周期信号的相位还包括：
在频率获取模式期间基于所述第一控制信号的变化来调整所述第二周期信号和所述第三周期信号的所述相位，并且在数据模式期间基于所述第二控制信号的变化来调整所述第二周期信号和所述第三周期信号的所述相位。
26.根据权利要求24所述的方法，还包括：
将第六周期信号的频率除以第三分频值以生成所述第四周期信号的频率。
27.根据权利要求23所述的方法，还包括：
基于所述第一控制信号生成指示所述第一周期信号和所述第二周期信号的相位是否对齐的锁定信号；
在所述数据信号的所述数据速率在所述三个不同数据速率中的两个数据速率之间的转变期间改变之后，基于所述锁定信号生成第二控制信号；
基于所述第二控制信号根据所述第三周期信号生成第四周期信号；以及
基于所述第二控制信号防止使用所述第三周期信号来生成所述第四周期信号。
28.根据权利要求23所述的方法，还包括：
响应于第三控制信号具有恒定状态持续第四周期信号的多于一个周期，以及响应于第四控制信号具有恒定状态持续所述第四周期信号的多于一个周期，来使第二控制信号有效，
其中改变所述第三周期信号的频率以对应于所述数据信号的数据速率在至少三个不同数据速率之间的变化还包括：
仅在使所述第二控制信号有效时改变所述第三周期信号的所述频率，以对应于所述数据信号的所述数据速率在所述三个不同数据速率之间的变化。
CN201180050046.9A 2010-09-13 2011-09-02 用于基于数据速率的变化来改变周期信号的技术 Active CN103168424B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/881,160 US8559582B2 (en) 2010-09-13 2010-09-13 Techniques for varying a periodic signal based on changes in a data rate
US12/881,160 2010-09-13
PCT/US2011/050441 WO2012036928A1 (en) 2010-09-13 2011-09-02 Techniques for varying a periodic signal based on changes in a data rate

Publications (2)

Publication Number Publication Date
CN103168424A CN103168424A (zh) 2013-06-19
CN103168424B true CN103168424B (zh) 2016-11-09

Family

ID=45806730

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201180050046.9A Active CN103168424B (zh) 2010-09-13 2011-09-02 用于基于数据速率的变化来改变周期信号的技术

Country Status (4)

Country Link
US (2) US8559582B2 (zh)
EP (1) EP2617135B1 (zh)
CN (1) CN103168424B (zh)
WO (1) WO2012036928A1 (zh)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8228102B1 (en) * 2010-03-03 2012-07-24 Altera Corporation Phase-locked loop architecture and clock distribution system
US8514995B1 (en) * 2011-04-07 2013-08-20 Altera Corporation Techniques for phase shifting a periodic signal based on a data signal
US8671305B1 (en) * 2011-07-01 2014-03-11 Altera Corporation Techniques for adjusting periodic signals based on data detection
US8942334B1 (en) * 2011-07-13 2015-01-27 Pmc-Sierra, Inc. Parallel replica CDR to correct offset and gain in a baud rate sampling phase detector
US8693596B1 (en) 2011-07-20 2014-04-08 Pmc-Sierra, Inc. Gain calibration for a Mueller-Muller type timing error detector
US20140218206A1 (en) * 2011-09-12 2014-08-07 Schlumberger Technology Corporation Multi-Scheme Downhole Tool Bus System and Methods
US8705605B1 (en) 2011-11-03 2014-04-22 Altera Corporation Technique for providing loopback testing with single stage equalizer
US20130216003A1 (en) * 2012-02-16 2013-08-22 Qualcomm Incorporated RESETTABLE VOLTAGE CONTROLLED OSCILLATORS (VCOs) FOR CLOCK AND DATA RECOVERY (CDR) CIRCUITS, AND RELATED SYSTEMS AND METHODS
CN103684440B (zh) * 2012-09-04 2017-10-27 瑞昱半导体股份有限公司 时脉与数据回复电路以及时脉与数据回复方法
US9356649B2 (en) * 2012-12-14 2016-05-31 Huawei Technologies Co., Ltd. System and method for low density spreading modulation detection
US8860475B1 (en) 2013-03-29 2014-10-14 Altera Corporation Techniques for adjusting phases of clock signals
KR102151184B1 (ko) * 2013-07-24 2020-09-02 삼성전자주식회사 클록 데이터 복원 회로 및 이를 포함하는 타이밍 컨트롤러 그리고 이의 구동 방법
US9178551B2 (en) * 2013-08-12 2015-11-03 The Trustees Of Columbia University In The City Of New York Circuits and methods for pulse radio receivers
US9237004B2 (en) * 2013-09-16 2016-01-12 Himax Technologies Limited Clock data recovery circuit
WO2015061414A1 (en) * 2013-10-22 2015-04-30 The Regents Of The University Of Michigan Dual-loop programmable and dividerless clock generator for ultra low power applications
TWI556584B (zh) 2015-03-26 2016-11-01 威盛電子股份有限公司 相位偵測裝置以及相位調整方法
US9571263B2 (en) * 2015-06-02 2017-02-14 Avago Technologies General Ip (Singapore) Pte. Ltd. Integrated circuit incorporating a low power data retiming circuit
US10523219B2 (en) * 2016-03-04 2019-12-31 Sony Corporation Phase locked loop and control method therefor
KR102507714B1 (ko) 2016-05-02 2023-03-09 삼성전자주식회사 SRIS를 지원하는 PCIe 장치
US10348414B2 (en) * 2016-06-30 2019-07-09 Avago Technologies International Sales Pte. Limited Clock-and-data recovery (CDR) circuitry for performing automatic rate negotiation
US10560097B1 (en) * 2018-09-28 2020-02-11 Teletrx Co. High-speed 4:1 multiplexer for voltage-mode transmitter with automatic phase alignment technique
CN111722520B (zh) * 2019-03-21 2022-04-05 澜起科技股份有限公司 一种时间数字转换器、相位差的检测方法
JP2021097272A (ja) * 2019-12-13 2021-06-24 株式会社リコー データ処理装置、画像読取装置、画像形成装置及びデータ処理方法
US11444746B1 (en) 2021-06-07 2022-09-13 Analog Devices, Inc. Phasing detection of asynchronous dividers
CN113630117B (zh) * 2021-08-18 2023-11-21 重庆邮电大学 一种基于有限状态机的数字鉴相器
US11558120B1 (en) * 2021-09-30 2023-01-17 United States Of America As Represented By The Administrator Of Nasa Method for deskewing FPGA transmitter channels directly driving an optical QPSK modulator
US11907754B2 (en) 2021-12-14 2024-02-20 Mellanox Technologies, Ltd. System to trigger time-dependent action
US11705910B1 (en) * 2022-01-05 2023-07-18 Xilinx, Inc. Fast line rate switching in peripheral component interconnect express (PCIe) analyzers
US11835999B2 (en) 2022-01-18 2023-12-05 Mellanox Technologies, Ltd. Controller which adjusts clock frequency based on received symbol rate
US11874693B2 (en) 2022-05-24 2024-01-16 Analog Devices International Unlimited Company Reconfigurable clock divider
US11917045B2 (en) 2022-07-24 2024-02-27 Mellanox Technologies, Ltd. Scalable synchronization of network devices

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5512860A (en) * 1994-12-02 1996-04-30 Pmc-Sierra, Inc. Clock recovery phase locked loop control using clock difference detection and forced low frequency startup
JP2785785B2 (ja) * 1995-12-28 1998-08-13 日本電気株式会社 サンプリング位相制御回路
US6442271B1 (en) * 1997-04-22 2002-08-27 Silicon Laboratories, Inc. Digital isolation system with low power mode
US7352835B1 (en) * 2003-09-22 2008-04-01 Altera Corporation Clock data recovery circuitry with dynamic support for changing data rates and a dynamically adjustable PPM detector
US7742553B1 (en) * 2005-01-14 2010-06-22 Xilinx, Inc. VCO initial frequency calibration circuit and method therefore

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL122610C (zh) * 1959-02-18
DE2856211A1 (de) * 1978-12-27 1980-07-03 Licentia Gmbh Digitale phasenregelschaltung mit einer hilfsschaltung
US4516083A (en) * 1982-05-14 1985-05-07 Motorola, Inc. Fast lock PLL having out of lock detector control of loop filter and divider
US6026134A (en) 1997-06-19 2000-02-15 Cypress Semiconductor Corp. Phase locked loop (PLL) with linear parallel sampling phase detector
US6211741B1 (en) * 1998-10-16 2001-04-03 Cypress Semiconductor Corp. Clock and data recovery PLL based on parallel architecture
JP3609658B2 (ja) * 1999-08-05 2005-01-12 ユーディナデバイス株式会社 Ｐｌｌ回路
US6683930B1 (en) 1999-12-23 2004-01-27 Cypress Semiconductor Corp. Digital phase/frequency detector, and clock generator and data recovery PLL containing the same
US6552618B2 (en) * 2000-12-13 2003-04-22 Agere Systems Inc. VCO gain self-calibration for low voltage phase lock-loop applications
US6650140B2 (en) * 2001-03-19 2003-11-18 Altera Corporation Programmable logic device with high speed serial interface circuitry
US6930512B2 (en) * 2002-11-06 2005-08-16 Broadcom Corporation One-level zero-current-state exclusive or (XOR) gate
US7397848B2 (en) * 2003-04-09 2008-07-08 Rambus Inc. Partial response receiver
US7288998B2 (en) * 2003-05-02 2007-10-30 Silicon Laboratories Inc. Voltage controlled clock synthesizer
US7480347B2 (en) * 2003-09-11 2009-01-20 Xilinx, Inc. Analog front-end having built-in equalization and applications thereof
JP4546716B2 (ja) * 2003-11-10 2010-09-15 シャープ株式会社 Ｐｌｌクロック信号生成回路
US6954091B2 (en) * 2003-11-25 2005-10-11 Lsi Logic Corporation Programmable phase-locked loop
US7433442B2 (en) * 2004-09-23 2008-10-07 Standard Microsystems Corporation Linear half-rate clock and data recovery (CDR) circuit
US7151414B2 (en) * 2005-01-26 2006-12-19 Texas Instruments Incorporated Method and circuit for frequency synthesis using a low drift current controlled oscillator with wide output frequency range
US7532697B1 (en) * 2005-01-27 2009-05-12 Net Logic Microsystems, Inc. Methods and apparatus for clock and data recovery using a single source
US8189729B2 (en) * 2005-08-03 2012-05-29 Altera Corporation Wide range and dynamically reconfigurable clock data recovery architecture
US7342426B2 (en) * 2005-08-31 2008-03-11 Intel Corporation PLL with controlled VCO bias
US7245191B2 (en) * 2005-09-01 2007-07-17 Inphi Corporation PLL circuit with self-selecting variable divide ratio
US7590207B1 (en) * 2005-10-20 2009-09-15 Altera Corporation Modular serial interface in programmable logic device
US8000412B1 (en) * 2006-06-01 2011-08-16 Netlogic Microsystems, Inc. Low power serial link
US7764759B2 (en) * 2006-06-13 2010-07-27 Gennum Corporation Linear sample and hold phase detector for clocking circuits
US7760836B2 (en) * 2006-08-03 2010-07-20 Avalon Microelectronics, Inc. Skew-correcting apparatus using external communications element
KR100847687B1 (ko) * 2006-10-20 2008-07-23 (주)에프씨아이 주파수합성기 및 주파수조절방법
US7720189B2 (en) * 2006-11-09 2010-05-18 Applied Micro Circuits Corporation System and method for automatic clock frequency acquisition
US7953162B2 (en) * 2006-11-17 2011-05-31 Intersil Americas Inc. Use of differential pair as single-ended data paths to transport low speed data
US8170169B2 (en) * 2006-12-01 2012-05-01 Snowbush Inc. Serializer deserializer circuits
US7495517B1 (en) * 2006-12-14 2009-02-24 Altera Corporation Techniques for dynamically adjusting the frequency range of phase-locked loops
US8126079B1 (en) * 2007-07-03 2012-02-28 Altera Corporation High-speed serial data signal interface circuitry with multi-data-rate switching capability
US7602255B1 (en) * 2007-09-25 2009-10-13 Altera Corporation Loop circuits that reduce bandwidth variations
US7821343B1 (en) * 2008-08-27 2010-10-26 Altera Corporation Transmitter with multiple phase locked loops
JP2010147558A (ja) * 2008-12-16 2010-07-01 Renesas Electronics Corp クロックデータリカバリ回路
US8811555B2 (en) * 2010-02-04 2014-08-19 Altera Corporation Clock and data recovery circuitry with auto-speed negotiation and other possible features

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5512860A (en) * 1994-12-02 1996-04-30 Pmc-Sierra, Inc. Clock recovery phase locked loop control using clock difference detection and forced low frequency startup
JP2785785B2 (ja) * 1995-12-28 1998-08-13 日本電気株式会社 サンプリング位相制御回路
US6442271B1 (en) * 1997-04-22 2002-08-27 Silicon Laboratories, Inc. Digital isolation system with low power mode
US7352835B1 (en) * 2003-09-22 2008-04-01 Altera Corporation Clock data recovery circuitry with dynamic support for changing data rates and a dynamically adjustable PPM detector
US7555087B1 (en) * 2003-09-22 2009-06-30 Altera Corporation Clock data recovery circuitry with dynamic support for changing data rates and a dynamically adjustable PPM detector
US7742553B1 (en) * 2005-01-14 2010-06-22 Xilinx, Inc. VCO initial frequency calibration circuit and method therefore

Also Published As

Publication number Publication date
US8929498B2 (en) 2015-01-06
US20120063556A1 (en) 2012-03-15
EP2617135A4 (en) 2015-03-04
CN103168424A (zh) 2013-06-19
EP2617135A1 (en) 2013-07-24
WO2012036928A1 (en) 2012-03-22
EP2617135B1 (en) 2019-10-23
US8559582B2 (en) 2013-10-15
US20140037033A1 (en) 2014-02-06

Similar Documents

Publication Publication Date Title
CN103168424B (zh) 用于基于数据速率的变化来改变周期信号的技术
CN101316104B (zh) 用于全数字串化器-解串器的设备及相关方法
US8798223B2 (en) Clock and data recovery unit without an external reference clock
CN102832930B (zh) 数字锁相回路系统及方法
CN101610083B (zh) 一种高速多路时钟数据恢复电路
EP0758171A2 (en) Data sampling and recovery
CN101803196B (zh) 抖动抑制电路和抖动抑制方法
CN201663588U (zh) 一种实现多相位时钟分数分频的装置
CN101908884A (zh) 时钟再生装置和电子设备
CN107836094A (zh) 时钟恢复电路
CN104620532A (zh) 时钟生成装置以及时钟数据恢复装置
CN107797442A (zh) 时间数字转换装置及数字锁相环
EP2804322A1 (en) Systems and methods for tracking a received data signal in a clock and data recovery circuit
CN109150171A (zh) 一种高速低抖动的鉴频鉴相器及时钟数据恢复电路
CN107078743A (zh) 用于时钟和数据恢复的电路布置和方法
CN106341127A (zh) 一种视频时钟恢复的方法和装置
CN102651647B (zh) 延迟锁相回路及时脉信号产生方法
EP2804321A1 (en) Systems and methods for acquiring a received data signal in a clock and data recovery circuit
CN105553470A (zh) 一种基于半速率时钟恢复电路的串行器
CN104750422B (zh) 一种现场可编程逻辑阵列及串行数据接收转换方法
CN205596095U (zh) 一种基于半速率时钟恢复电路的串行器
CN105591648A (zh) 相位侦测器及相关的相位侦测方法
Du et al. A low-power, fast acquisition, data recovery circuit with digital threshold decision for SFI-5 application
CN108023588A (zh) 基于fpga的时钟恢复电路
CN109302178A (zh) 一种用于倍频器电路的延迟锁定环

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant