CN101572527A - 高速高抖动容限的随机数据线性鉴相器电路 - Google Patents

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张民选
石大勇
李少青
马卓
赵振宇
陈怒兴
陈吉华
方粮
徐炜遐
唐李红
白创
李俊丰
刘梅
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Abstract

本发明公开了一种高速高抖动容限的随机数据线性鉴相器电路。传统随机数据线性鉴相器电路由两个触发器和两个异或门组成，两个异或门分别表征输出时钟与输入数据相位差的error信号和表征输入数据跳变密度的ref信号。由于触发器存在延时，使得在时钟上升沿对齐输入数据位的正中间时，error信号脉宽与ref信号不相等且不同步。本发明在传统线性鉴相器结路的基础上增加了一个延时匹配单元和一个锁存器，并将其中一个D触发器拆分为两个级联的锁存器，解决了error信号脉宽与ref信号不相等和不同步的问题，可以有效增大输入数据抖动容限，降低输出信号的抖动，可以适用于吉赫兹以上速率的高速系统。

Description

高速高抖动容限的随机数据线性鉴相器电路
技术领域
本发明主要涉及到时钟数据恢复电路技术领域，特指一种高速高抖动容限的随机数据线性鉴相器电路。
背景技术
在高速串行传输电路或同步光纤通信电路的设计过程中，通常需要在接收端加一个时钟数据恢复电路，从接收到的嵌入在随机不归零格式(NRZ)的数据流中恢复出时钟信号以实现同步操作，为了能精确的实现时钟与数据的同步操作，在时钟数据恢复电路的第一级都会采用一个能鉴别时钟和输入数据之间相位差的电路，称为鉴相器电路，如果鉴相器电路不够精确，恢复的时钟和数据就会产生抖动，不能够达到完全同步，导致电路性能下降甚至不能正常工作。
传统的线性鉴相器电路结构如图1所示，该电路主要由两个D触发器和两个异或门组成。其工作原理为：输入数据通过两个级联的D触发器Reg1，Reg2后分别与输入数据本身进行异或操作，产生表征时钟与输入数据相位差的error信号和表征输入数据跳变密度的ref信号，同时Reg2还产生与时钟同步的重定时数据，Reg1采用正沿触发，Reg2采用负沿触发。为了满足输入数据的抖动容限，要求在时钟上升沿对齐输入数据位的正中间时，ref信号与error信号的输出的脉冲宽度相等。图2为传统线性鉴相器的模拟结果，虽然输出的ref信号与error信号的脉冲宽度相等，但是输出不同步，而且在吉赫兹以上速率的高速应用中，由于输出数据和第一个触发器的输出相对于时钟边沿有一个D触发器的延时而输入数据没有任何延时，这将导致error信号脉宽要大于ref信号脉宽，如前面所述，由于error信号与ref信号输出不同步和异或门两个输入延迟差的存在，大大降低了输入数据的抖动容限，还加大了输出数据的抖动，无法达到同步操作，降低了整个电路的性能，甚至使电路不能正常工作。
发明内容
本发明要解决的问题就在于：针对现有技术存在的技术问题，本发明提供了一种结构简单、适用于吉赫兹以上速率，可以有效增大输入数据抖动容限的随机数据线性鉴相器电路。
为解决上述技术问题，本发明提出的解决方案为一种高速高抖动容限的随机数据线性鉴相器电路，其特征在于：它包括一个D触发器单元M1、三个锁存器单元L1、L2、L3，一个延迟匹配单元M1和两个异或门单元X1、X2。所述高速高抖动容限的随机数据线性鉴相器电路采用D触发器单元M1作为输入级，D触发器单元M1的输入为随机数据和时钟信号，采用时钟上升沿触发，输出连接到第一锁存器单元L1和第二异或门单元X2的A端，第一锁存器单元L1在时钟信号的低电平对输入数据透明，高电平保持，输出连接到第二锁存器单元L2和第一异或门单元X1的B端，第二锁存器单元L2在时钟信号的高电平对输入数据透明，低电平保持，输出连接到第一异或门单元X1的A端，延迟匹配单元M1输入为任意数据信号，输出连接到第二异或门X2的B端，第三锁存器单元L3与第二锁存器单元L2完全相同，在时钟信号的高电平对输入数据透明，低电平保持，输出为重定时数据，第一异或门单元X1输出为表征数据跳变密度的参考信号ref，第二异或门单元X2输出为时钟与输入数据之间的相位差。
与现有技术相比，本发明的优点就在于：
1、结构简单：本发明中提出的电路结构只是在原有技术基础上增加了一个延时匹配单元和一个锁存器，并将一个D触发器分为两个级联的锁存器，可见结构并不复杂。
2、性能优良：虽然本发明提出的结构很简单，但是，本发明中提出的电路却可以适用于吉赫兹带宽以上的高速应用，并可以有效增大输入数据抖动容限，降低输出信号的抖动，这是现有技术所不可比拟的。
3、有效地降低了设计复杂度。
附图说明
图1是传统的线性鉴相器电路的示意图；
图2是传统的线性鉴相器电路模拟结果示意图；
图3是本发明的线性鉴相器电路原理示意图；
图4是本发明在吉赫兹以上速率的随机数据输入和时钟信号输入的条件下的模拟结果示意图。
具体实施方式
以下将结合附图和具体实施例对本发明做进一步详细说明。
如图3所示，本发明的高速高抖动容限的随机数据线性鉴相器电路，它包括一个D触发器单元M1，三个锁存器单元L1、L2、L3，一个延迟匹配单元M1和两个异或门单元X1、X2。采用D触发器单元M1作为输入级，M1的输入为任意数据和时钟信号，采用时钟上升沿触发，输出连接到第一锁存器单元L1和第二异或门单元X2的A端，第一锁存器单元L1在时钟信号的低电平对输入数据透明，高电平保持，输出连接到第二锁存器单元L2和第一异或门单元X1的B端，第二锁存器单元L2在时钟信号的高电平对输入数据透明，低电平保持，输出连接到第一异或门单元X1的A端，延迟匹配单元M1输入为任意数据信号，输出连接到第二异或门X2的B端，第三锁存器单元L3与第二锁存器单元L2完全相同，在时钟信号的高电平对输入数据透明，低电平保持，输出为重定时数据，第一异或门单元X1输出为表征数据跳变密度的参考信号ref，第二异或门单元X2输出为时钟与输入数据之间的相位差。该电路的工作原理如图3所示，在输入数据与第一个异或门输入之间插入一个延时单元，匹配D触发器的延时，使得时钟上升沿对齐输入数据位的正中间时，输出的error信号与ref信号宽度相等，且输出同步。将图1中的触发器改为两个锁存器单元，加上一个锁存器单元作为判决电路，一是为了使两个异或门输入负载相等，加大输出线性相位误差范围；二是为了降低error信号与ref信号之间的相位偏差。
如图4所示，本发明在吉赫兹以上速率的随机数据输入和时钟信号输入的条件下的模拟结果。可以看见，本发明提出的高速高抖动容限的随机数据线性鉴相器电路与图1电路相比，在时钟上升沿对齐输入数据位的正中间时，消除了输出的error和ref信号不同步和脉宽不相等的问题，有效地增大了输入数据的抖动容限，降低了输出数据的抖动，增大了线性相位误差范围，完全满足吉赫兹以上的高速率应用要求。

Claims (1)

1、一种高速高抖动容限的随机数据线性鉴相器电路，其特征在于：
它包括一个D触发器单元(M1)，三个锁存器单元(L1)、(L2)、(L3)，一个延迟匹配单元(M1)和两个异或门单元(X1、X2)；所述高速高抖动容限的随机数据线性鉴相器电路采用D触发器单元(M1)作为输入级，D触发器单元(M1)的输入为任意数据和时钟信号，采用时钟上升沿触发，输出连接到第一锁存器单元(L1)和第二异或门单元(X2)的(A)端，第一锁存器单元(L1)在时钟信号的低电平对输入数据透明，高电平保持，输出连接到第二锁存器单元(L2)和第一异或门单元(X1)的(B)端，第二锁存器单元(L2)在时钟信号的高电平对输入数据透明，低电平保持，输出连接到第一异或门单元(X1)的(A)端，延迟匹配单元(M1)输入为任意数据信号，输出连接到第二异或门(X2)的(B)端，第三锁存器单元(L3)与第二锁存器单元(L2)完全相同，在时钟信号的高电平对输入数据透明，低电平保持，输出为重定时数据，第一异或门单元(X1)输出为表征数据跳变密度的参考信号(ref)，第二异或门单元(X2)输出为时钟与输入数据之间的相位差。
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