CN103391072A - 用来检测时脉抖动的检测电路 - Google Patents

Abstract

本发明公开了一种以数字电路为基础，可检测时脉抖动的检测电路。该检测电路包含：一延迟电路与一判断电路。该延迟电路用以产生一延迟信号。该判断电路耦接于该延迟电路，并且用以依据该时脉信号与该延迟信号来产生一第一输出信号与一第二输出信号。再者，该判断电路比较该第一输出信号与该第二输出信号来产生一第一检测信号，以指出该时脉信号中是否包含时脉抖动。本发明采用电路架构简单且常见的数字电路，便可达到检测时脉抖动的效果。相较于现有技术中采用锁相回路与参考时脉产生电路来比较的方式，或者是利用外部仪器量测的方式，本发明都提供了一个电路架构较为精简、耗电较低、成本更为低廉、迅速且有效的时脉抖动检测方式。

Description

用来检测时脉抖动的检测电路

技术领域

本发明涉及时脉抖动，特指一种用来检测时脉抖动的检测电路。

背景技术

高速数字电路设计中，需要高频的时脉信号来进行电路与电路之间的同步，而且，对于时脉信号准确度的要求也较高。然而，由时脉产生器所产生时脉抖动(clock jitter)会造成时脉信号的频率飘移，可能进一步突显电路本身设计上的缺陷，甚至是导致电路的误动作，因此，对于时脉抖动的处理便成了高速数字电路设计中一项重要的课题。

所谓的时脉抖动，简单来说就是时脉信号的脉冲边缘的相位会有提前或延迟的变动。在现有技术中，已存有一些关于检测时脉抖动的技术，其中一种较为直觉的方式是由外部仪器直接针对时脉产生器所产生的时脉信号进行量测，但是这种方式必需对电路输出入接口的设计进行调整，也就是需要提供一个额外的信号接脚来输出时脉信号，以供外部仪器进行量测。而另一种方法则是通过电路内部的模拟电路，如锁相回路所产生的信号来判断，其中依据锁相回路的输入与输出信号，以及一个稳定且准确的参考时脉信号，通过相互比较来得知频率飘移，判断是否存在时脉抖动。

然而，以上所述的传统时脉抖动检测方式涉及锁相回路等模拟电路或者外部仪器，因此不论在电路面积、电力消耗、时间与硬件成本上都相当可观。因此，先前技艺中仍存在亟待改善的地方。

发明内容

有鉴于此，本发明的一目的在于提供一种可检测时脉信号中的时脉抖动的方式，该方式利用可整合于电路系统的内部的检测电路来检测时脉抖动，因此不需倚靠外部复杂且不便的量测仪器。另外，本发明的检测电路由简单的数字电路来实现，因此，相较于传统采用锁相回路来进行时脉抖动检测的技术，所需的电路更为简单，较不耗电，且成本更为低廉。

本发明的一实施例提供一种时脉检测电路。该检测电路用来检测一时脉信号中是否包含时脉抖动，并且包含：一延迟电路与一判断电路。该延迟电路用以产生一延迟信号。该判断电路耦接于该延迟电路，依据该时脉信号与该延迟信号来产生一第一输出信号与一第二输出信号。再者，该判断电路比较该第一输出信号与该第二输出信号来产生一第一检测信号，以指出该时脉信号中是否包含时脉抖动。

较佳者，该判断电路包含：一第一D型正反器、一第二D型正反器以及一第一逻辑门。该第一D型正反器耦接于该延迟电路，并且用以依据该时脉信号与该延迟信号来产生该第一输出信号。该第二D型正反器耦接于该第一D型正反器，并且用以依据该时脉信号与该第一输出信号来产生该第二输出信号。该第一逻辑门耦接于该第一D型正反器与该第二D型正反器，并且用以对该第一输出信号与该第二输出信号进行一反互斥或(XNOR)运算来产生该第一检测信号。

本发明采用电路架构简单且常见的数字电路：D型正反器与逻辑门，便可达到检测时脉抖动的效果。相较于现有技术中采用锁相回路与参考频率产生电路来比较的方式，或者是利用外部仪器量测的方式，本发明都提供了一个电路架构较为精简、耗电较低、成本更为低廉、迅速且有效的时脉抖动检测方式。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，并不构成对本发明的限定。在附图中：

图1为本发明检测电路的第一实施例的电路架构图。

图2与图3为图1所示的检测电路的各节点信号的时序号。

图4为本发明检测电路的第二实施例的电路架构图。

图5为本发明检测电路的第三实施例的电路架构图。

图6与图7为图5所示的检测电路的各节点信号的时序号。

图8为本发明检测电路的第四实施例的电路架构图。

图9为本发明的时脉抖动检测电路的一实施例的电路架构图。

附图标号：

10、20、100、200、100_1~100_8         检测电路

110、210                              延迟电路

120、220                              决定电路

130、230                              维持电路

122、124、134、2124、222、224、234    正反器

126、132、226、232                    逻辑门

212                                   信号产生装置

2122                                  反相器

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，下面结合附图对本发明实施例做进一步详细说明。在此，本发明的示意性实施例及其说明用于解释本发明，但并不作为对本发明的限定。

请参考图1，其为本发明检测电路的第一实施例的电路图。如图所示，检测电路10可检测时脉信号S_CLK1中是否包含时脉抖动的现象，其中，检测电路10包含延迟电路110与判断电路120。延迟电路110用以产生延迟信号S_Delay1，延迟信号S_Delay1由延迟电路110对信号S_A1进行延迟所产生，其中的延迟量为时脉信号S_CLK1的周期T的n倍，0<n<1，也就是延迟量为n*T。在本实施例中，延迟电路110包含有具有反相效果的延迟单元。判断电路120耦接于延迟电路110，并产生第一检测信号S_Det1，以指出时脉信号中是否包含时脉抖动。

判断电路120包含：第一D型正反器122、第二D型正反器124与第一逻辑门126。第一D型正反器122耦接于延迟电路110，并且依据时脉信号S_CLK1与延迟信号S_Delay1来产生信号S_A1，基于D型正反器的运作原理，信号S_A1会依据延迟信号S_Delay1的状态而改变，由第一D型正反器122所产生的信号S_A1会被反馈至延迟电路110，改变延迟信号S_Delay1。第二D型正反器124耦接于第一D型正反器122，并且依据时脉信号S_CLK1与信号S_A1来产生信号S_B1。第一逻辑门126耦接于第一D型正反器122与第二D型正反器124，用以对信号S_A1与信号S_B1进行一逻辑运算，产生第一检测信号S_Det1。在一实施例中，第一逻辑门126进行一反互斥或(XNOR)运算。然而，此非本发明的限制，在本发明其它实施例中，第一逻辑门126可能进行具有相同或类似效果的逻辑运算，来产生第一检测信号S_Det1。另外，反互斥或(XNOR)运算亦可能由有具有相同效果的其它逻辑门组合或电路组合来实现。当时脉信号S_CLK1中存在时脉抖动的现象时，第一检测信号S_Det1将会改变状态。

关于检测电路10的详细运作原理请参考图2与图3。图2绘示当时脉信号S_CLK1中不存在时脉抖动时，各个信号的时序图。其中，若是时脉信号S_CLK1中不存在时脉抖动时，信号S_A1与信号S_B1在时序上大致上为反相。维持反相的原因是因为信号S_A1的上升边缘与时脉信号S_CLK1中的上升边缘对齐，因此，第二D型正反器124并没有足够的时间可随着其输入端的输入信号S_A1的状态改变，而改变其输出端的输出信号S_B2的状态。因此，当时脉信号S_CLK1中的上升边缘输入至第二D型正反器124时，信号S_B2的新状态将会是信号S_A1在时脉信号S_CLK1的上升边缘输入前的状态，导致信号S_A1与信号S_A2恰为反相。接着，经过第一逻辑门126的反互斥或运算，所产生的第一检测信号S_Det1将会维持在一个低准位(de-asserted)。

然而，如图3中所示，若是时脉信号S_CLK1中存在时脉抖动，且时脉抖动使得时脉信号S_CLK1的某两个上升边缘的时间间隔仅剩n*T(原本应为T)，则此时信号S_A1与信号S_B1将不会持续为反相。原因在于，不具时脉抖动的情况下，信号S_A1与信号S_B1为反相，但由于时脉抖动发生，造成时脉信号S_CLK1的两个上升边缘太过接近，使得第二D型正反器124的建立时间(Setup time)不能被满足，导致其输出端的输出信号S_B1的状态改变跟不上其输入端的输入信号S_A1的状态改变，造成两个信号在某段时间内变成同相，在这种情况下，第一逻辑门126的反互斥或运算将会导致第一检测信号S_Det1的状态改变，进而提升至一高准位(asserted)。此时，将第一检测信号S_Det1输出，便可判断出是否有时脉抖动。简言之，本发明判断电路120主要利用第一逻辑门126来检查是否信号S_A1与信号S_B1维持反相，决定时脉抖动是否存在。

事实上，第一检测信号S_Det1的状态也会随着信号S_A1与信号S_B1而改变。尽管在时间区间Period_I之中，信号S_A1与信号S_B1不为反相，此时可判断出时脉抖动的存在，但是在时间区间Period_I结束后，则会因信号S_A1与信号S_B1的状态再度改变(此时互为反相，原因为之后并没有时脉抖动出现在时脉信号S_CLK1中)，使得第一检测信号S_Det1又再次改变状态至低准位。如此一来，便无法维持先前正确的时脉抖动检测结果。为了避免这种情形发生，本发明提出了另一种检测电路的架构，关于这个架构的细节请参考图4所示的本发明第二实施例。

如图4所示，检测电路100除了包含有前述的延迟电路110与判断电路120之外，又另外包含有一维持电路130(由于检测电路100中的延迟电路110与判断电路120的运作原理与运作过程与先前介绍的内容相似，故以下不再针对这两个电路进行重复说明)。其中，维持电路130用来使检测电路100对于时脉抖动的检测结果维持一致。其中，维持电路130耦接于判断电路120，并且依据第一检测信号S_Det1来产生一第二检测信号S_Det2。维持电路130包含有第二逻辑门132与第三D型正反器134。第二逻辑门132耦接于第一逻辑门126，并对第一检测信号S_Det1与第二检测信号S_Det2进行一逻辑运算，产生一逻辑输出信号S_Lo。在一实施例中，第二逻辑门132进行一或(OR)运算。然而，此非本发明的限制，在本发明其它实施例中，第二逻辑门132可能进行具有相同或类似效果的其它逻辑运算来产生逻辑输出信号S_Lo。另外，或(OR)运算亦可能由有具有相同效果的其它逻辑门组合或电路组合来实现。第三D型正反器134耦接于第二逻辑门132，依据时脉信号S_CLK1号与逻辑输出信号S_Lo来产生第二检测信号S_Det2。请再次参考图3，在时间区间Period_I中，时脉信号S_CLK1中发生时脉抖动，使得原本的第一检测信号S_Det1只会在时间区间Period_I中改变状态，切换至高准位。然而，第二检测信号S_Det2却在时间区间Period_I结束之后，持续保持高准位。相较之下，采用第二检测信号S_Det2来作为检测结果的检测电路100可以维持检测结果的一致，因为检测电路10的检测结果第一检测信号S_Det1在时间区间Period_I结束后，便切换至低准位，此时若读取第一检测信号S_Det1，可能会误认为时脉信号S_CLK1中不存在时脉抖动。

请注意，尽管以上的第一、第二实施例中，均假设延迟单元110的延迟量为n*T，且假设时脉抖动造成时脉信号的周期缩短成n*T。但这样的假设并非本发明的限制。实际上，当延迟单元110的延迟量为n*T时，检测电路10与检测电路100皆可检测出任何导致周期缩短后小于或等于n*T的时脉抖动。另外，在负缘触发的电路设计中，则仅需将时脉信号S_CLK1先行反相后，再输入检测电路10或是检测电路100，两者均可正常地进行时脉抖动的检测。

请参考图5，其为本发明检测电路的第三实施例的电路图。如图所示，检测电路20检测时脉信号S_CLK2中是否包含时脉抖动的现象，并且，检测电路20包含延迟电路210与判断电路220。延迟电路210用以产生延迟信号S_Delay2。在本实施例中，延迟电路210又包含有信号产生装置212以及延迟单元214。信号产生装置212产生输入信号S_IN。延迟单元214又对输入信号S_IN延迟来产生延迟信号S_Delay2，其中的延迟量为m*T，T为时脉信号S_CLK2的周期，且0<m<1。再者，信号产生装置212又包含一反相器2122与一第三D型正反器2124。反相器2122将输入信号S_IN反相，产生一反相后的输入信号S_IN_INVERTED。第三D型正反器2124耦接于反相器2122，依据反相后的输入信号S_IN_INVERTED与时脉信号S_CLK2产生输入信号S_IN。判断电路220耦接于延迟电路210，并产生第一检测信号S_Det1’，指出时脉信号S_CLK2中是否包含时脉抖动。

在此实施例中，判断电路220包含：第一D型正反器222、第二D型正反器224与第一逻辑门226。第一D型正反器222耦接于延迟电路210，并且依据时脉信号S_CLK2与延迟信号S_Delay2来产生信号S_A2。第二D型正反器224耦接于第一D型正反器222，并且依据时脉信号S_CLK2与信号S_A2来产生信号S_B2。第一逻辑门226耦接于第一D型正反器222与第二D型正反器224，用以对信号S_A2与信号S_B2进行一逻辑运算，产生第一检测信号S_Det1’。在一实施例中，第一逻辑门226进行一反互斥或(XNOR)运算，产生第一检测信号S_Det1。然而，此非本发明的限制，在本发明其它实施例中，第一逻辑门226可能进行具有相同或类似效果的逻辑运算，来产生第一检测信号S_Det1’。另外，反互斥或(XNOR)运算亦可能由有具有相同效果的其它逻辑门组合或电路组合来实现。当时脉信号S_CLK2中存在时脉抖动的现象时，第一检测信号S_Det1’将会改变状态。其中，本实施例与第一、第二实施例的差别在于，本实施例可处理图7中的时脉抖动，此种型态的时脉抖动并非是时脉信号的周期缩短，而是上升边缘与下降边缘的时间间隔缩短为m*T。因此，需通过将时脉信号S_CLK2反相后输入至第一D型正反器222与第二D型正反器224，才能检测出时脉信号的下降边缘过早发生的现象，另外，产生延迟信号S_Delay2的第三D型正反器2142，则仍是基于未经反相的时脉信号S_CLK2而运作。如此一来，便能检测出时脉信号中上升边缘与下降边缘的时间间隔缩短。

关于检测电路20的详细运作原理请参考图6与图7。如图6所示，当时脉信号S_CLK2中不存在时脉抖动时，第一检测信号S_Det1’将会维持于一个低准位(de-asserted)。然而，如图7中所示，若是时脉信号S_CLK2中存在时脉抖动，信号S_A2与信号S_B2将不会持续为反相。原因在于，时脉抖动发生时，造成时脉信号S_CLK2的上升边缘与下降边缘太过接近，使得第二D型正反器224的建立时间(Setup time)不能被满足，导致其输入端的输入信号S_B2的状态改变跟不上其输入端的输入信号S_A2的状态改变，造成两个信号在某段时间内变成同相，此时，第一逻辑门226的反互斥或运算将会导致第一检测信号S_Det1’的状态改变，进而提升至一高准位(asserted)，指出时脉抖动的发生。

同样地，为了避免无法维持先前正确的时脉抖动检测结果，在图8所示的第四实施例中，本发明的检测电路200除了包含有前述的延迟电路210与判断电路220之外，又包含有一维持电路230，其用来使检测电路200对于时脉抖动的检测结果维持一致。其中，维持电路230耦接于判断电路220，并且依据第一检测信号S_Det1’来产生一第二检测信号S_Det2’。维持电路230包含有第二逻辑门232与第四D型正反器234。第二逻辑门232耦接于第一逻辑门226，并对第一检测信号S_Det1’与一第二检测信号S_Det2’进行一逻辑运算，产生逻辑输出信号S_Lo。在一实施例中，第二逻辑门232进行一或(OR)运算，来产生逻辑输出信号S_Lo。然而，此非本发明的限制，在本发明其它实施例中，第二逻辑门232可能进行具有相同或类似效果的逻辑运算，来产生逻辑输出信号S_Lo。另外，或(OR)运算亦可能由有具有相同效果的其它逻辑门组合或电路组合来实现。第四D型正反器234耦接于第二逻辑门232，依据反相后的时脉信号S_CLK2与逻辑输出信号S_Lo来产生第二检测信号S_Det2’。由图7可知，第二检测信号S_Det2’在时间区间Period_I’结束之后，仍持续保持高准位，故同样可降低误判的发生。

请注意，尽管以上的第三与第四实施例中，均假设延迟单元214的延迟量为m*T，且假设时脉抖动造成时脉信号的上升边缘与下降边缘的时间间隔缩短成m*T。但这样的假设并非本发明的限制。实际上，当延迟单元214的延迟量为m*T时，检测电路20与检测电路200皆可检测出任何上升边缘与下降边缘的时间间隔缩短后小于或等于n*T的时脉抖动干扰。另外，若是时脉信号S_CLK2属于负向脉冲的时脉信号，此时仅需将时脉信号S_CLK2先行反相后，再输入检测电路20或检测电路200，两者均可正常地进行时脉抖动的检测。

另外，在本发明的一实施例中，又提供一种时脉抖动检测电路。该时脉抖动检测电路可除了可检测出时脉抖动，还可评估时脉抖动的程度。请参考图9所示的电路架构图，如图所示，时脉抖动检测电路300包含有多个检测电路100_1~100_8，并且，每一检测电路100_1~100_8可由于图1、图4所示的检测电路10、100或图5、图8所示的检测电路20、200的电路架构中任何一者来加以实施。其中，检测电路100_1~100_8中的每一延迟单元分别具有不同的延迟量T1~T8。又，如前所述，本发明检测电路可检测出周期缩短后小于或等于(或者是上升边缘与下降边缘的时间间隔缩短后小于或等于)延迟单元的延迟量的时脉抖动，因此，若是某一检测电路中延迟单元的延迟量小于缩短后的周期，则此一检测电路无法检测出时脉抖动。通过这样的设计，可由每一检测电路100_1~100_8集体所呈现的检测结果来评估时脉抖动的程度。若是有较多的检测电路100_1~100_8指出时脉信号中存在时脉抖动，则代表时脉抖动相对严重。然而，若是有较少的检测电路100_1~100_8指出时脉信号中存在时脉抖动，则代表时脉抖动相对轻微。

请注意，以上文中所提及的“一实施例”代表针对该实施例所描述的特定特征、结构或者是特性包含于本发明的至少一实施方式中。再者，文中不同段落中所出现的“一实施例”并非代表相同的实施例。因此，尽管以上对于不同实施例描述时，分别提及了不同的结构特征或是方法性的动作，但应当注意的是，这些不同特征可通过适当的修改而同时实现于同一特定实施例中。举例来说，图1或图4所示的实施例可能与图5或图8所示的实施例实现在同一装置或电路中，如此一来便能检测出两种不同型态的时脉抖动。

由以上的说明可知，本发明采用电路架构简单且常见的数字电路：D型正反器与逻辑门，便可达到检测时脉抖动的效果。相较于现有技术中，采用锁相回路与参考时脉产生电路来比较的方式，或者是利用外部仪器量测的方式，本发明都提供了一个电路架构较为精简、耗电较低、成本更为低廉、迅速且有效的时脉抖动检测方式。

以上所述仅为本发明的较佳实施例，凡依本发明权利要求范围所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (10)

1.一种检测电路，其特征在于，用来检测一时脉信号中是否包含时脉抖动，包含：

一延迟电路，用以产生一延迟信号；以及

一判断电路，耦接于所述延迟电路，用以依据所述时脉信号与所述延迟信号来产生一第一输出信号与一第二输出信号，并比较所述第一输出信号与所述第二输出信号来产生一第一检测信号，以指出所述时脉信号中是否包含时脉抖动。

2.如权利要求1所述的检测电路，其特征在于，所述判断电路包含：

一第一D型正反器，耦接于所述延迟电路，用以依据所述时脉信号与所述延迟信号来产生所述第一输出信号；

一第二D型正反器，耦接于所述第一D型正反器，用以依据所述时脉信号与所述第一输出信号来产生所述第二输出信号；以及

一第一逻辑门，耦接于所述第一D型正反器与所述第二D型正反器，用以对所述第一输出信号与所述第二输出信号进行一逻辑运算来产生所述第一检测信号。

3.如权利要求2所述的检测电路，其特征在于，所述延迟电路延迟并反相所述第一输出信号来产生所述延迟信号。

4.如权利要求1所述的检测电路，其特征在于，另包含有：

一维持电路，耦接于所述判断电路，用以依据所述第一检测信号来产生一第二检测信号，其中所述第二检测信号持续指出所述时脉信号中是否包含时脉抖动。

5.如权利要求4所述的检测电路，其特征在于，所述维持电路包含有：

一第二逻辑门，耦接于所述第一逻辑门，用以对所述第一检测信号与所述第二检测信号进行一逻辑运算，产生一逻辑输出信号；以及

一第三D型正反器，耦接于所述第二逻辑门，用以依据所述时脉信号与所述第二逻辑门逻辑输出信号来产生所述第二检测信号。

6.如权利要求2所述的检测电路，其特征在于，所述延迟电路包含：

一信号产生装置，用以产生一输入信号；以及

一延迟单元，用以延迟所述输入信号来产生所述延迟信号。

7.如权利要求6所述的检测电路，其特征在于，所述信号产生装置包含：

一反相器，用以将所述输入信号反相以产生一反相后的输入信号；以及

一第三D型正反器，耦接于所述反相器，用以依据所述反相后的输入信号与所述时脉信号来产生所述输入信号。

8.如权利要求6所述的检测电路，其特征在于，另包含有：

一维持电路，耦接于所述判断电路，用以依据所述第一检测信号来产生一第二检测信号，其中所述第二检测信号为所述第二检测信号持续指出所述时脉信号中是否包含时脉抖动。

9.如权利要求8所述的检测电路，其特征在于，所述维持电路包含有：

一第二逻辑门，耦接于所述第一逻辑门，用以对所述第一检测信号与所述第二检测信号进行一或运算，产生一逻辑输出信号；以及

一第四D型正反器，耦接于所述第二逻辑门，用以依据所述时脉信号与所述逻辑输出信号来产生所述第二检测信号。

10.一种时脉抖动检测电路，其特征在于，用以检测一时脉信号是否包含一时脉抖动，包含有多个如权利要求1所述的检测电路，其中所述些检测电路的延迟电路具有不同的延迟量。

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