CN113726349A - 一种降低抖动的数据发送器 - Google Patents

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本发明提供一种降低抖动的数据发送器，该降低抖动的数据发送器包括：串并转换模块、可控延时单元、数据驱动器、线性稳压器；串并转换模块的输出端与可控延时单元的第一输入端电连接；可控延时单元的输出端与数据驱动器的第一输入端电连接；可控延时单元的第二输入端与串并转换模块的第二输入端电连接；数据驱动器的输出端与可控延时单元的第三输入端电连接；数据驱动器的第二输入端与线性稳压器的输出端电连接；差分数据信号包括第一差分数据信号和第二差分数据信号。本发明能够降低电路抖动的大小，进而提高电路眼图性能。

Description

一种降低抖动的数据发送器
技术领域
本发明属于微电子技术中的信号处理与发送技术领域，尤其涉及一种降低抖动的数据发送器。
背景技术
随着集成电路技术和工艺水平的不断发展，芯片上的晶体管以及器件尺寸越做越小，芯片的集成度越来越高，电路传输数据速度要求越来越高。这些对数据发送电路的输出抖动提出了更高的要求，使得集成电路的发送电路的设计难度极大提高。尤其是进入28nm的工艺节点以后，普通IO器件的耐压由以前的3.3V降到1.8V，相同的电源纹波意味着信号的信噪比的下降，新的高速接口规格往往需要更高速率的数据的传输，因此对眼图的要求在不断提高。
数据发送电路在发送数据时引入的ISI在眼图中占据相当大的一部分比例。传统的电路设计如图1所示，发送器一般由PLL输入一个抖动较小质量较好的时钟clk以及一个若干位的并行数据信号data[x:0]用作并串转换，完成并串转换后的高速串行数据信号datas输送到数据驱动器DRIVER，通过数据驱动器DRIVER进行差分发送到PAD上。为了满足输出抖动的要求，数据驱动器DRIVER一般由一个线性稳压器LDO单独供电，线性稳压器LDO的输出电压是否稳定极大影响了输出眼图质量。由于数据发送器发送的数据是随机的，与发送时钟这种单一频率的情况不一样，线性稳压器LDO输出电压受数据驱动器DRIVER抽电的影响会产生较大的电源纹波，线性稳压器LDO输出电压的不稳定会给眼图制造较大的码间串扰ISI。由于传统结构属于开环结构，除了增大线性稳压器LDO的滤波电容外并没有任何手段可以抑制码间串扰ISI的大小。可见，现有的发送器存在电路眼图性能差的问题。
发明内容
本发明提供一种降低抖动的数据发送器，旨在降低电路抖动的大小，进而提高电路眼图性能。
本发明是这样实现的，提供一种降低抖动的数据发送器，包括：串并转换模块、可控延时单元、数据驱动器、线性稳压器；
所述串并转换模块的第一输入端用于输入并行数据信号；
所述串并转换模块的第二输入端用于输入高速时钟信号；
所述串并转换模块的输出端与所述可控延时单元的第一输入端电连接，用于根据所述并行数据信号和所述高速时钟信号输出串行数据信号给所述可控延时单元；
所述可控延时单元的输出端与所述数据驱动器的第一输入端电连接，用于根据所述串行数据信号输出延时串行数据信号给所述数据驱动器；
所述可控延时单元的第二输入端与所述串并转换模块的第二输入端电连接，为所述可控延时单元提供所述高速时钟信号；
所述数据驱动器的输出端与所述可控延时单元的第三输入端电连接，用于根据所述高速时钟信号采样所述数据驱动器输出的差分数据信号给所述可控延时单元以便于调整延时大小；
所述数据驱动器的第二输入端与所述线性稳压器的输出端电连接，用于传输电源电压给所述数据驱动器；
所述差分数据信号包括第一差分数据信号和第二差分数据信号。
更进一步地，所述可控延时单元包括高速比较器、鉴相器、低通滤波器以及压控延迟线；
所述高速比较器的第一输入端与所述数据驱动器的输出端电连接，所述高速比较器的第二输入端与所述串并转换模块的第二输入端电连接；
所述高速比较器的输出端与所述鉴相器的第一输入端电连接，所述鉴相器的第二输入端与所述串并转换模块的第二输入端电连接；
所述鉴相器的输出端与所述低通滤波器的输入端电连接，所述低通滤波器的输出端与所述压控延迟线的第一输入端电连接；
所述压控延迟线的第二输入端与所述串并转换模块的输出端电连接，所述压控延迟线的输出端与所述数据驱动器的第一输入端电连接。
更进一步地，所述鉴相器包括二进制鉴相器和时间数字转换器，所述二进制鉴相器的输出端与所述低通滤波器的输入端电连接，所述二进制鉴相器的第一输入端与所述串并转换模块的第二输入端电连接，所述二进制鉴相器的第二输入端与所述时间数字转换器的输出端电连接，所述时间数字转换器的输入端与所述高速比较器的输出端电连接。
更进一步地，所述数据驱动器的输出端包括输出端一和输出端二，所述输出端一和所述输出端二均与所述可控延时单元的第三输入端电连接。
更进一步地，所述可控延时单元的第三输入端包括输入端一和输入端二，所述输入端一与所述数据驱动器的所述输出端一电连接，所述输入端二与所述数据驱动器的所述输出端二电连接；
所述输入端一和输入端二均与所述高速比较器的第一输入端电连接。
更进一步地，所述数据驱动器的输出端还与缓存单元电连接。
更进一步地，所述降低抖动的数据发送器的电路结构为闭环反馈结构。
本发明所达到的有益效果：通过所述串并转换模块的输入端接收并行数据信号和高速时钟信号，经过所述并串转换后输出串行数据信号；所述串行数据信号经过所述可控延时单元后输出延时串行数据信号；所述延时串行数据信号通过所述数据驱动器后变成差分数据信号(第一差分数据信号和第二差分数据信号)输出；所述数据驱动器的电源是所述线性稳压器输出的电压；所述可控延时单元利用所述高速时钟信号采样差分数据信号(第一差分数据信号和第二差分数据信号)，并根据采样结果与所述高速时钟信号的相位调整延时大小。进而能够降低电路抖动的大小，以提高电路眼图性能。
附图说明
图1是现有技术提供的一种数据发送器的模块图；
图2是本发明提供的一种降低抖动的数据发送器的模块示意图；
图3是本发明提供的另一种降低抖动的数据发送器的模块示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
在本发明实施例中，通过所述串并转换模块的输入端接收并行数据信号和高速时钟信号，经过所述并串转换后输出串行数据信号；所述串行数据信号经过所述可控延时单元后输出延时串行数据信号；所述延时串行数据信号通过所述数据驱动器后变成差分数据信号(第一差分数据信号和第二差分数据信号)输出；所述数据驱动器的电源是所述线性稳压器输出的电压；所述可控延时单元利用所述高速时钟信号采样差分数据信号(第一差分数据信号和第二差分数据信号)，并根据采样结果与所述高速时钟信号的相位调整延时大小。进而能够降低电路抖动的大小，以提高电路眼图性能。
参考图2所示，图2为本发明提供的一种降低抖动的数据发送器的模块示意图。
该降低抖动的数据发送器包括：串并转换模块1、可控延时单元2、数据驱动器3、线性稳压器4；所述串并转换模块1的第一输入端用于输入并行数据信号data[x:0]。所述串并转换模块1的第二输入端用于输入高速时钟信号clk。所述串并转换模块1的输出端与所述可控延时单元2的第一输入端电连接，用于根据所述并行数据信号data[x:0]和所述高速时钟信号clk输出串行数据信号datas给所述可控延时单元2。所述可控延时单元2的输出端与所述数据驱动器3的第一输入端电连接，用于根据所述串行数据信号datas输出延时串行数据信号datadly给所述数据驱动器3。所述可控延时单元2的第二输入端与所述串并转换模块1的第二输入端电连接，为所述可控延时单元2提供高速时钟信号clk。所述数据驱动器3的输出端与所述可控延时单元2的第三输入端电连接，用于根据所述高速时钟信号clk采样所述数据驱动器3输出的差分数据信号给所述可控延时单元2以便于调整延时大小。所述数据驱动器3的第二输入端与所述线性稳压器4的输出端电连接，用于传输电源电压给所述数据驱动器3。所述差分数据信号包括第一差分数据信号和第二差分数据信号。其中，所述数据驱动器3的输出端还与缓存单元电连接，用于实现数据传输或储存。
具体的，所述串并转换模块1的输入端接收并行数据信号data[x:0]和高速时钟信号clk，经过所述并串转换后输出串行数据信号datas；所述串行数据信号datas经过所述可控延时单元2后输出延时串行数据信号datadly；所述延时串行数据信号datadly通过所述数据驱动器3后变成差分数据信号(第一差分数据信号和第二差分数据信号)输出到PAD上；所述数据驱动器3的电源是所述线性稳压器4输出的电压；所述可控延时单元2利用所述高速时钟信号clk采样差分数据信号(第一差分数据信号和第二差分数据信号)，并根据采样结果与所述高速时钟信号clk的相位调整延时大小。
在本发明实施例中，如图3所示，所述可控延时单元2包括高速比较器24、鉴相器23、低通滤波器22以及压控延迟线21；所述高速比较器24的第一输入端与所述数据驱动器3的输出端电连接，所述高速比较器24的第二输入端与所述串并转换模块1的第二输入端电连接。所述高速比较器24的输出端与所述鉴相器23的第一输入端电连接，所述鉴相器23的第二输入端与所述串并转换模块1的第二输入端电连接。所述鉴相器23的输出端与所述低通滤波器22的输入端电连接，所述低通滤波器22的输出端与所述压控延迟线21的第一输入端电连接。所述压控延迟线21的第二输入端与所述串并转换模块1的输出端电连接，所述压控延迟线21的输出端与所述数据驱动器3的第一输入端电连接。
进一步地，所述鉴相器23包括二进制鉴相器(bang bang phase Detector，BBPD)和时间数字转换器(Time-to-Digital Converter，TDC)所述二进制鉴相器的输出端与所述低通滤波器22的输入端电连接，所述二进制鉴相器的第一输入端与所述串并转换模块1的第二输入端电连接，所述二进制鉴相器的第二输入端与所述时间数字转换器的输出端电连接，所述时间数字转换器的输入端与所述高速比较器24的输出端电连接。需要说明的是，鉴相器23输出的鉴相信号vpd可以是一个模拟信号，也可以是一个数字信号，具体根据鉴相器23的结构不同而有所不同
进一步地，所述数据驱动器3的输出端包括输出端一和输出端二，所述输出端一和所述输出端二均与所述可控延时单元2的第三输入端电连接。输出端一用于传输第一差分数据信号dp和输出端二用于传输第二差分数据信号dn
更进一步地，所述可控延时单元2的第三输入端包括输入端一和输入端二，所述输入端一与所述数据驱动器3的所述输出端一电连接，所述输入端二与所述数据驱动器3的所述输出端二电连接。所述输入端一和输入端二均与所述高速比较器24的第一输入端电连接。输入端一用于输入第二差分数据信号dp和输入端二用于输入第一差分数据信号dn。
需要说明的是，所述降低抖动的数据发送器的电路结构为闭环反馈结构。
具体的，高速比较器24的输入为第一差分数据信号dp、第二差分数据信号dn以及高速时钟信号clk；经过比较后输出一个串行数据信号datacmp，并作为鉴相器23的一个输入端，鉴相器23的另外一个输入端为高速时钟信号clk，鉴相器23量化二者的输入相位差并输出鉴相信号vpd；鉴相信号vpd输入到低通滤波器22并经过滤波运算后输出控制电压vctrl；控制电压vctrl作为压控延迟线21的输入控制串行数据信号datas到延时串行数据信号datadly的延时。
所述电路正常工作时，高速比较器24利用高速时钟信号clk采样第一差分数据信号dp和第二差分数据信号dn，得到的串行数据信号datacmp输入到鉴相器23并与高速时钟信号clk的时钟进行鉴相，鉴相信号vpd经过低通滤波器22后，可以输出一个只包含低通分量的控制电压vctrl，该控制电压vctrl控制压控延迟线21的延时，通过反馈控制实现串行数据信号datacmp与高速时钟信号clk的相位对准。
经过原理分析，该闭环反馈结构(反馈环路)对串行数据信号datas来说是一个低通滤波器22电路，可以滤去串行数据信号datas的高频抖动；对电源电压vp引入的ISI和数据驱动器3自身的随机噪声来说，该闭环反馈结构是一个高通滤波器电路，可以滤去低频部分的ISI和数据驱动器3的随机噪声。
该降低抖动的数据发送器使传统的数据发送器电路由开环改为闭环反馈结构，其优点在于能够构造一个高通滤波器，从而将线性稳压器4电压纹波引入的ISI的低频部分以及数据驱动器3自身产生的低频噪声滤去，电路支持高速时钟信号clk频率的10分之一左右的滤波带宽，能够较大程度改善输出眼图的抖动性能，因此该电路具有更灵活广泛的应用。
在本发明实施例中，在电路正常工作时，由于随机数据会对给数据驱动器3供电的线性稳压器4产生影响，导致随机的抽电，表现为电源电压vp的纹波随数据信号的变化而变化。这种电压纹波的变化会在输出差分数据信号引入一定的码间串扰ISI。另外，由于数据驱动器3本身的热噪声和1/f噪声，输出的差分数据信号同样会包含一定的随机噪声。可控延时单元2利用高速时钟信号clk采样第一差分数据信号dp和第二差分数据信号dn，得到的串行数据信号datacmp输入到鉴相器23并与高速时钟信号clk的时钟进行鉴相，得到的相位差用于动态调整可控延时单元2的延时。使得可控延时单元2的延时变化抵消部分上述ISI和随机噪声，进而降低电路抖动的大小，达到提供眼图性能的效果。
与传统的数据发送器相比，该降低抖动的数据发送器引入了反馈控制环路，极大的降低了由电源纹波引入的ISI以及数据驱动器3的随机噪声，能够降低抖动的大小，有效改善眼图性能，能够很好的运用到各种高速接口中。
以上仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (7)

1.一种降低抖动的数据发送器，其特征在于，包括：串并转换模块、可控延时单元、数据驱动器、线性稳压器；
所述串并转换模块的第一输入端用于输入并行数据信号；
所述串并转换模块的第二输入端用于输入高速时钟信号；
所述串并转换模块的输出端与所述可控延时单元的第一输入端电连接，用于根据所述并行数据信号和所述高速时钟信号输出串行数据信号给所述可控延时单元；
所述可控延时单元的输出端与所述数据驱动器的第一输入端电连接，用于根据所述串行数据信号输出延时串行数据信号给所述数据驱动器；
所述可控延时单元的第二输入端与所述串并转换模块的第二输入端电连接，为所述可控延时单元提供所述高速时钟信号；
所述数据驱动器的输出端与所述可控延时单元的第三输入端电连接，用于根据所述高速时钟信号采样所述数据驱动器输出的差分数据信号给所述可控延时单元以便于调整延时大小；
所述数据驱动器的第二输入端与所述线性稳压器的输出端电连接，用于传输电源电压给所述数据驱动器；
所述差分数据信号包括第一差分数据信号和第二差分数据信号。
2.根据权利要求1所述的降低抖动的数据发送器，其特征在于，所述可控延时单元包括高速比较器、鉴相器、低通滤波器以及压控延迟线；
所述高速比较器的第一输入端与所述数据驱动器的输出端电连接，所述高速比较器的第二输入端与所述串并转换模块的第二输入端电连接；
所述高速比较器的输出端与所述鉴相器的第一输入端电连接，所述鉴相器的第二输入端与所述串并转换模块的第二输入端电连接；
所述鉴相器的输出端与所述低通滤波器的输入端电连接，所述低通滤波器的输出端与所述压控延迟线的第一输入端电连接；
所述压控延迟线的第二输入端与所述串并转换模块的输出端电连接，所述压控延迟线的输出端与所述数据驱动器的第一输入端电连接。
3.根据权利要求2所述的降低抖动的数据发送器，其特征在于，所述鉴相器包括二进制鉴相器和时间数字转换器，所述二进制鉴相器的输出端与所述低通滤波器的输入端电连接，所述二进制鉴相器的第一输入端与所述串并转换模块的第二输入端电连接，所述二进制鉴相器的第二输入端与所述时间数字转换器的输出端电连接，所述时间数字转换器的输入端与所述高速比较器的输出端电连接。
4.根据权利要求3所述的降低抖动的数据发送器，其特征在于，所述数据驱动器的输出端包括输出端一和输出端二，所述输出端一和所述输出端二均与所述可控延时单元的第三输入端电连接。
5.根据权利要求4所述的降低抖动的数据发送器，其特征在于，所述可控延时单元的第三输入端包括输入端一和输入端二，所述输入端一与所述数据驱动器的所述输出端一电连接，所述输入端二与所述数据驱动器的所述输出端二电连接；
所述输入端一和输入端二均与所述高速比较器的第一输入端电连接。
6.根据权利要求1所述的降低抖动的数据发送器，其特征在于，所述数据驱动器的输出端还与缓存单元电连接。
7.根据权利要求1所述的降低抖动的数据发送器，其特征在于，所述降低抖动的数据发送器的电路结构为闭环反馈结构。
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