CN111900977A - 一种对锁相环的数字时间转换器进行快速增益校准的电路 - Google Patents

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Abstract

本发明涉及一种对锁相环的数字时间转换器进行快速增益校准的电路，属于模拟集成电路设计技术领域。本发明由数字时间转换器、误差测量模块、增益校准模块、数字控制器、鉴频鉴相器、电荷泵、压控振荡器以及分频器组成。本发明电路，其中的误差测量器可以给增益校准模块提供多比特的误差信号，将该时间数字转换器设定为输出4位二进制表示的误差信号，该误差信号一方面作为积分器的输入，另一方面又作为误差取出器的输出，误差信号不仅可以表示时间放大器的两个输入信号的领先/落后状态，还可以表示具体的领先/落后量的大小，相当于给LMS校准模块提供了更多的信息，从而加速了模拟锁相环的LMS校准过程，从而大大提升模拟锁相环的校准速度。

Description

一种对锁相环的数字时间转换器进行快速增益校准的电路
技术领域
本发明涉及一种对锁相环的数字时间转换器进行快速增益校准的电路，属于模拟集成电路设计技术领域。
背景技术
锁相环(以下简称PLL)是各类通信、时钟芯片中的核心电路，其输出信号的频谱噪声、抖动、杂散等指标非常关键，会直接关系到系统性能。分数分频锁相环是锁相环中的一种重要类型，它可以通过快速切换反馈分频器的分频比来达到输出频率是鉴相频率的非整数倍的效果，这样在固定的信道宽度上就允许使用高的参考频率，降低了带内噪声，提升了锁相环的积分抖动性能。但是，如果希望进一步加大锁相环的环路带宽，就会遇到反馈分频器快速切换导致的非均匀采样问题，这时鉴频鉴相器的两个输入边沿总是不对齐的，使得电荷泵产生的误差电流不断流入流出滤波器，压控振荡器的控制电压受到扰动，并且这种扰动无法被宽的环路带宽抑制住，导致压控振荡器的输出端看到大的带外量化噪声，锁相环的积分抖动性能被急剧恶化了。
基于数字时间转换器(以下简称DTC)的分数锁相环结构已被证实可以降低锁相环的带外量化噪声。但是由于DTC的满量程并不一定在工艺偏差以及温度变化下一直与压控振荡器的一个周期长度成整数倍，故DTC需要进行增益校准，即改变输入控制码字与DTC延时量的对应关系，以自动控制鉴相器输出误差均方值的期望最小。通用的校准方法是最小均方(LMS)校准方法。通常在实际实现中仅仅使用领先/落后这样的二值误差信息来表示，这样给校准环路提供的误差信息过于有限，校准速度会缓慢至百微秒甚至毫秒量级。
发明内容
本发明的目的是提出一种对锁相环的数字时间转换器进行快速增益校准的电路，。
本发明提出的对锁相环的数字时间转换器进行快速增益校准的电路，包括：
误差取出器100、均方校准器101、控制信号产生器102、分频器103、数字时间转换器104、第一鉴频鉴相器105、电荷泵106、滤波器107和压控振荡器108；其中，所述的误差取出器100的输出端与所述的均方校准器101的误差输入端相连接；所述的控制信号产生器102的累加噪声输出端与均方校准器101的累加噪声输入端相连接，均方校准器101的输出端与控制信号产生器102的校准增益输入端相连接，控制信号产生器102的转换器控制信号输出端与所述的数字时间转换器104的输入端相连接，控制信号产生器102的分频控制码输出端与所述的分频器103的分频器控制码输入端相连接，分频器103的输出端与所述的数字时间转换器104的时钟信号输入端相连接，数字时间转换器104的输出端所述的第一鉴频鉴相器105的反馈信号输入端相连接，第一鉴频鉴相器105的输出端与所述的电荷泵106的输入端相连接，电荷泵106的输出端与所述的滤波器107的输入端相连接，滤波器107的输出端与所述的压控振荡器108的输入端相连接，压控振荡器108的输出端与所述分频器103的时钟信号输入端连接。
上述对锁相环的数字时间转换器进行快速增益校准的电路中，所述的误差取出器100包括：时间放大器200、第一数控延迟链201、第二数控延迟链202、第二鉴频鉴相器203、时间数字转换器204和积分器205，所述的第一数控延迟链201的输出端与所述的时间放大器200的一个输入端相连接；所述的第二数控延迟链202的输出端与时间放大器200的另一个输入端相连接；所述的时间放大器200的输出端与所述的第二鉴频鉴相器203相连接，第二鉴频鉴相器203的输出端与所述的时间数字转换器204的输入端相连接，时间数字转换器204的输出端输出误差取出器100的输出信号，时间数字转换器204的输出端与所述积分器205相连接；所述的积分器205的输出端与所述的第一数控延迟链201的控制码输入端相连接。
本发明提出的对锁相环的数字时间转换器进行快速增益校准的电路，其优点是：
本发明的对锁相环的数字时间转换器进行快速增益校准的电路，其中的所述误差测量器可以给增益校准模块提供多比特的误差信号，将该时间数字转换器设定为输出4位二进制表示的误差信号，该误差信号一方面作为积分器的输入，另一方面又作为误差取出器的输出，误差信号不仅可以表示时间放大器的两个输入信号的领先/落后状态，还可以表示具体的领先/落后量的大小，相当于给LMS校准模块提供了更多的信息，从而加速了模拟锁相环的LMS校准过程，从而大大提升模拟锁相环的校准速度。
附图说明
图1为本发明提出的对锁相环的数字时间转换器进行快速增益校准的电路的电路原理图。
图2为图1所示的电路中的误差取出器的模块原理图。
图3为本发明电路的效果示意图。
具体实施方式
本发明提出的对锁相环的数字时间转换器进行快速增益校准的电路，其结构如图1所示，包括：
误差取出器100、均方校准器101、控制信号产生器102、分频器103、数字时间转换器104、第一鉴频鉴相器105、电荷泵106、滤波器107和压控振荡器108；其中，所述的误差取出器100的输出端与所述的均方校准器101的误差输入端相连接；所述的控制信号产生器102的累加噪声输出端与均方校准器101的累加噪声输入端相连接，均方校准器101的输出端与控制信号产生器102的校准增益输入端相连接，控制信号产生器102的转换器控制信号输出端与所述的数字时间转换器104的输入端相连接，控制信号产生器102的分频控制码输出端与所述的分频器103的分频器控制码输入端相连接，分频器103的输出端与所述的数字时间转换器104的时钟信号输入端相连接，数字时间转换器104的输出端所述的第一鉴频鉴相器105的反馈信号输入端相连接，第一鉴频鉴相器105的输出端与所述的电荷泵106的输入端相连接，电荷泵106的输出端与所述的滤波器107的输入端相连接，滤波器107的输出端与所述的压控振荡器108的输入端相连接，压控振荡器108的输出端与所述分频器103的时钟信号输入端连接。
上述对锁相环的数字时间转换器进行快速增益校准的电路中的误差取出器100，其结构如图2所示，包括：时间放大器200、第一数控延迟链201、第二数控延迟链202、第二鉴频鉴相器203、时间数字转换器204和积分器205，所述的第一数控延迟链201的输出端与所述的时间放大器200的一个输入端相连接；所述的第二数控延迟链202的输出端与时间放大器200的另一个输入端相连接；所述的时间放大器200的输出端与所述的第二鉴频鉴相器203相连接，第二鉴频鉴相器203的输出端与所述的时间数字转换器204的输入端相连接，时间数字转换器204的输出端输出误差取出器100的输出信号，时间数字转换器204的输出端与所述积分器205相连接；所述的积分器205的输出端与所述的第一数控延迟链201的控制码输入端相连接。
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参图1、图2、图3，需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
作为本发明实施例的一种优选方案，图2中误差取出器100电路包括：时间放大器200、第一数控延迟链201、第二数控延迟链202、第二鉴频鉴相器203、时间数字转换器204以及积分器205。其中，所述第一数控延迟链201输出端连接所述时间放大器200的一个输入端；所述第二数控延迟链201输出端连接所述时间放大器200的另一个输入端；所述时间放大器的输出端连接第二鉴频鉴相器203；所述第二鉴频鉴相器203的输出端连接所述时间数字转换器204的输入端；所述时间数字转换器204的输出端输出所述误差取出器100的输出信号，并且连接所述积分器205；所述积分器205的输出端连接所述第一数控延迟链201的控制码输入端。在模拟锁相环中，电荷泵上下拉电流的失配会导致第一鉴频鉴相器的输入一直不对齐，且第一鉴频鉴相器的输出误差信号会存在一个直流量，不能直接使用这个误差进行LMS校准，否则算法将无法收敛。误差取出器100的作用是在消去电荷泵106失配带来的直流量干扰后提取出真正的鉴相误差。其中，消去电荷泵106失配干扰的方法是通过时间放大器200、第二鉴频鉴相器203、时间数字转换器204不断量化时间放大器两个输入信号的误差，并且将这个误差通过积分器205反馈到第一数控延迟链201，这样第一数控延迟链201和第二数控延迟链202的输入信号误差在到达时间放大器200输入端的时候就会被自适应地消除掉。时间放大器200允许把约1皮秒的输入信号误差放大16倍，从而可以使后级的时间数字转换器204有足够的速度量化这个放大的误差信号。
本发明电路中，可以将这个时间数字转换器204设定为输出4位二进制表示的误差信号，这个误差信号一方面作为积分器205的输入，另一方面又作为误差取出器100的输出。这个误差信号不仅可以表示时间放大器200的两个输入信号的领先/落后状态，还可以表示具体的领先/落后量的大小，相当于给LMS校准模块提供了更多的信息，从而加速了模拟锁相环的LMS校准过程。
上述实施例的优选方案的有益效果在图3中示出，可见图2中的实施例在几十微秒内完成了LMS校准，大大加快了提供领先/落后信息的LMS算法的校准速度。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (2)

1.一种对锁相环的数字时间转换器进行快速增益校准的电路，其特征在于，包括：
误差取出器、均方校准器、控制信号产生器、分频器、数字时间转换器、第一鉴频鉴相器、电荷泵、滤波器和压控振荡器；其中，所述的误差取出器的输出端与所述的均方校准器的误差输入端相连接；所述的控制信号产生器的累加噪声输出端与均方校准器的累加噪声输入端相连接，均方校准器的输出端与控制信号产生器的校准增益输入端相连接，控制信号产生器的转换器控制信号输出端与所述的数字时间转换器的输入端相连接，控制信号产生器的分频控制码输出端与所述的分频器的分频器控制码输入端相连接，分频器的输出端与所述的数字时间转换器的时钟信号输入端相连接，数字时间转换器的输出端所述的第一鉴频鉴相器的反馈信号输入端相连接，第一鉴频鉴相器的输出端与所述的电荷泵的输入端相连接，电荷泵的输出端与所述的滤波器的输入端相连接，滤波器的输出端与所述的压控振荡器的输入端相连接，压控振荡器的输出端与所述分频器的时钟信号输入端连接。
2.如权利要求1所述的对锁相环的数字时间转换器进行快速增益校准的电路，其中所述的误差取出器包括：时间放大器、第一数控延迟链、第二数控延迟链、第二鉴频鉴相器、时间数字转换器和积分器，所述的第一数控延迟链的输出端与所述的时间放大器的一个输入端相连接；所述的第二数控延迟链的输出端与时间放大器的另一个输入端相连接；所述的时间放大器的输出端与所述的第二鉴频鉴相器相连接，第二鉴频鉴相器的输出端与所述的时间数字转换器的输入端相连接，时间数字转换器的输出端输出误差取出器的输出信号，时间数字转换器的输出端与所述积分器相连接；所述的积分器的输出端与所述的第一数控延迟链的控制码输入端相连接。
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