CN102804606A - 数字锁相环结构 - Google Patents

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Abstract

一种锁相环电路包括：振荡器(20)，被配置为生成输出信号；输入(25)端，用于接收基准时钟信号；延迟单元(26)，被配置为延迟基准时钟信号以生成延迟的基准时钟信号；相位比较器(27)，被配置为生成表示输出信号和延迟的基准时钟信号之间的相位差的量化信号；积分器(28)，被配置为对量化信号进行积分以形成积分信号；第一反馈通路(22)，被配置为根据积分信号控制振荡器的相位和/或频率；以及第二反馈通路(23)，被配置为根据积分信号调整由延迟单元(26)施加的延迟。

Description

数字锁相环结构
技术领域
本发明涉及一种结构，通过该结构，可在数字域中实现锁相环(PLL)的一个部分或多个部分。
背景技术
锁相环是包括电压控制振荡器(VCO)的电路，该电路被设计为控制VCO，以生成与基准信号具有预定频率和/或相位关系的输出信号。图1中显示了典型的锁相环。
锁相环包括振荡器101。从线上(on line)的锁相环电路105输出振荡器的输出。此外，将振荡器101的输出馈入相位/频率检测器(PFD)102的输入。PFD 102输出表示线上的基准信号106和从振荡器输出的信号之间的相位和/或频率差值的信号。PFD输出信号在低通滤波器103(环路滤波器)处被过滤，并作为在线的控制信号107被反馈至振荡器101中。控制信号107修改振荡器的本征频率。可以通过改变基准信号的频率来改变通过在线的锁相环电路105输出的信号的频率。通常，基准信号由其频率不会变化的非常稳定的振荡器产生。因此，在环路中包括分频器104是有益的，从而可以使得锁相环的输出频率变化，而不必改变基准信号的频率。
由于模拟装置之间的处理(process)而导致的变化意味着模拟域中的操作可随着程序因素而变化。另一方面，模拟域中的操作很大程度上是独立于程序的且是确定的。因此，很多情况下，人们希望在数字域中尽可能多地实现PLL。在集成电路上实现PLL时尤其如此，其中，程序可变性尤其成为问题。
在以基本上数字操作实现PLL的现有设计中，存在将表示VCO相位误差的信号从模拟转换到数字的步骤，该步骤限制可以配置的最大的闭环带宽。解决该问题的一个方法为以足够的精度执行VCO相位误差的A至D的转换以使得残余噪声在可接受的范围内。为了估计这些范围，可考虑数字PLL为其重复取样率(oversampling ratio，OSR)为Fref/BWPLL/2的采样的系统，其中，Fref为基准频率，BWPLL为PLL环的带宽。将Fref取40MHz的实际值，BWPLL取1MHz的实际值，则OSR大约为20。如果噪声在从0至Fref/2的频带内均匀地传播，则相位检测器的噪声衰减db10(OSR)。因此，PLL可实现的最小残余相位噪声为E/√OSR，其中，E为RMS VCO相位误差。无线系统的通常指标是剩余相位噪声为3度。上述的估算表示要达到该指标，RMS VCO相位误差必须为3*√20，其大约为14度RMS。但是具有这种精确度的数字PLL通常不多见。
实现令人满意的数字PLL的可选方法可以为提高基准时钟频率。然而，明显更高的基准时钟频率意味着PLL的更快的操作且需要增强的电路，以生成和处理时钟信号。
因此，需要一种改进的PLL，其可以通过使用至少一些在数字域中操作的元件以高精度容易地实现。
发明内容
根据本发明，提供了锁相环电路，包括：振荡器，被配置为生成输出信号；输入端，用于接收基准时钟信号；延迟单元，被配置为对基准时钟信号进行延迟以生成延迟的基准时钟信号；相位比较器，被配置为生成表示输出信号和基准时钟信号之间的相位差的量化信号；积分器，被配置为对量化信号进行积分以形成积分信号；第一反馈通路，被配置为根据积分信号控制振荡器的相位和/或频率；以及第二反馈通路，被配置为根据积分信号调整由延迟单元施加的延迟。
第一反馈通路可包括被配置为对积分信号进行低通滤波的第一低通滤波器。第一反馈通路可以被配置为根据第一低通滤波器的输出来控制振荡器的相位和/或频率。
可在数字域中实现第一低通滤波器。第一反馈通路可包括用于将第一低通滤波器的输出转换成模拟域的第一数模滤波器。第一反馈通路可以被配置为根据第一模数转换器的输出来控制振荡器的相位和/或频率。
第一反馈通路可包括被配置为在模拟域中对第一数模转换器的输出进行低通滤波的第二低通滤波器。第一反馈通路可以被配置为根据第二低通滤波器的输出来控制振荡器的相位和/或频率。
锁相环可包括用于接收第一相位控制信号的相位控制输入端。第一反馈通路可包括用于将第一低通滤波器的输出和第一相位调制命令信号结合的装置。
可在数字域中实现积分器。积分器可以是被配置为将量化信号进行累加以形成累加值的累加器，积分信号的瞬时值为累加值。
第二反馈通路可包括用于将积分器的输出与第二相位调制命令信号和分频信号中的一个或两个结合的装置。
锁相环可包括用于接收分频命令的输入端和被配置为对分频命令进行积分以形成分频信号的第二积分器。
第二反馈通路可包括用于放大积分信号的放大器，第二反馈通路被配置为根据放大器的输出控制由延迟单元施加的延迟。该放大器可为数字放大器。
第二反馈通路可包括用于将从积分信号中获得的信号转换成模拟域的第二数模转换器。第二反馈通路可以被配置为根据第二数模转换器的输出控制由延迟单元施加的延迟。
相位比较器可为由延迟的基准时钟信号计时以对输出信号进行采样的采样装置。
相位比较器可包括：脉冲比较器，被配置为生成表示输出信号和基准时钟信号之间的相位差的信号；误差整形电路，用于对脉冲比较器的输出进行误差整形；以及采样电路，由延迟的基准时钟信号计时以对脉冲比较器的误差整形输出进行采样。脉冲比较器可以被配置为生成其电流表示输出信号和基准时钟信号之间的相位差的信号。
误差整形电路可包括：电流源，被配置为根据量化信号将电流加入至脉冲比较器的输出；以及积分器，用于对在脉冲比较器的输出处的信号进行信号。
积分器可为连接在脉冲比较器的输出和基准电压之间的电容器。
采样电路可包括：比较器电路，用于将脉冲比较器输出处的电压和第一和第二阈值进行比较，并且如果该电压低于第一和第二阈值，则用于生成具有第一形式的量化输出，如果该电压介于第一和第二阈值之间，则用于生成具有第二形式的量化输出，如果该电压高于第一和第二阈值，则用于生成具有第三形式的量化输出；以及采样装置，由延迟的基准时钟信号计时以对比较器电路的输出进行采样。
可在数字域中实现积分器。
可在单个集成电路上实现锁相环。
根据本发明的另一方面，提供了包括上述锁相环的无线发射器或接收器。
附图说明
参照附图，现在通过实例描述本发明。在附图中：
图1为传统PLL的示意图；
图2为PLL的第一可选形式的示意图；以及
图3为PLL的第二可选形式的示意图。
具体实施方式
图2的PLL包括在21处从环路产生输出的电压控制振荡器(VCO)20。通常，锁相环包括两个反馈环路：在图2中通常以22表示的上部环路和通常以23表示的下部环路。基准时钟信号在输入端25处由PLL电路接收。基准时钟在输入至上部环路和下部环路之前穿过延迟单元26。上部环路包括振荡器20并根据在24处输入的基准时钟信号生成控制信号，以控制振荡器的相位和频率。下部环路控制由延迟单元施加的延迟量。可将上部环路视为传统PLL的锁相环模拟。下部环路构成使得有效的基准时钟(在延迟单元的输出端处)跟踪VCO的相位跟踪环路，从而提高了PLL的精度。
延迟单元26的输出为在25处的基准时钟信号的延迟版本(delayedversion)。延迟的基准时钟信号被输入至锁存器27中，在该实施中，该锁存器为D-型触发器。延迟的基准时钟信号被输入至触发器27的时钟输入端。振荡器的输出连接至触发器的采样(D)输入端。在该配置中，触发器在延迟的基准时钟信号的每个上升边缘处对振荡器输出的极性进行采样，并且相应地输出表示+1或-1的数字信号。如果振荡器的输出在被采样时具有正的极性，那么量化的输出为+1，否则为-1。由计数器/累加器28对来自触发器的信号进行累积。计数器28保持累加值，该累加值由计数器将触发器的输出+1或-1加和而成。相加的结果成为新的累加值并且表示计数器的输出。计数器可以由延迟单元或另外的时钟来计时。
锁存器27和累加器28是上部环路和下部环路共有的，然而，可以将锁存器和累加器中的一个或两个进行复制以便每个环路具有单个锁存器和累加器。
在下部环路的通路中，计数器28的输出通过模块29，该模块将闭环调制激励(stimulus)注入第二环路。F_frac(分数F)在积分器30中被积分。该积分器可为任何合适的设计。积分器的输出在加法器32中被加入至相位控制信号。加法器32的输出为在加法器33中被加入至计数器28的输出的调制信号。加法器33的输出由可变放大器34放大。可变放大器34的输出通过数模转换器(DAC)35被转换至模拟域。数模转换器35的输出被输入至延迟单元并设置由延迟单元施加的延迟。可以将滤波器或其他设备插入在数模转换器35和延迟单元之间，从而使得根据DAC的输出适当地控制延迟单元。
以这种方式，下部环路执行相位跟踪，累加器28的输出调整延迟单元，使得时钟信号的延迟版本的边缘连续地跟踪VCO输出的边缘。因此，具有累加器28的输出精确地表示VCO相位的效果。在典型的实际电路配置中，可预期这种相位检测的精度将仅由延迟单元的精确度限制。延迟单元的实际配置的精度可以容易地大约为4ps，这等同于2.4GHz频率处3度的相位。
在上部环路的通路中，计数器28的输出输入至对计数器的输出进行低通滤波的低通滤波器36。计数器的输出通过模块37，该模块注入开环调制。在加法器38中时差相位控制信号(time-differentiated phase controlsignal)被加入至滤波器36的输出。加法器38的输出由DAC39转换至模拟域。DAC 39的输出进一步由模拟低通滤波器40进行低通滤波，并且模拟滤波器40的输出向振荡器20提供输入。模拟低通滤波器为包括与信号通路串联的电阻器41和在信号通路上的节点和地之间的与信号通路并联的电容器42的RC滤波器。以这种方式，振荡器被控制为跟踪所需的相位和/或频率。
在该电路的配置实例中，在数字域中实现触发器27、计数器28、积分器30、加法器32、加法器33、放大器34、低通滤波器36和加法器38。在模拟域中实现延迟单元26和低通滤波器40。这是一个具有优势的配置，因为大部分的电路元件在数字域中实现。其他的配置也是可以的。可独立地选择27、28、30、32、33、34、36和38中的一个或多个元件以模拟方式来实现。元件26和40中的一个或多个可以以数字方式来实现。可相应地定位DAC和/或ADC(模数转换器)。
例如，延迟单元在VCO的一个周期上提供7比特的延迟精确度。换言之，如果VCO的频率为fVCO，那么由延迟单元施加的延迟可以以1/(128fVCO)的增量进行调整。例如，可以通过抽头延迟线或串联的移位栅(shift gate)来实现该延迟单元。
可将计数器28限制为以2N为模进行计算，其中，N为延迟单元的精度的比特数。
下部环路的带宽适当地至少比上部环路的带宽大十倍。上部环路的带宽通常由低通滤波器36固定。
可由相位控制输入端60来施加相位调制。将输入端60处的信号输入至加法器32，从而被传给下部环路的加法器33。以这种方式，可注入闭环相位调制。输入端60处的信号也可输入至微分器61。这将相位控制信号相对于时间进行微分。微分器电路的输出被传给上部环路中的加法器38。以这种方式，可注入开环相位调制。可省略这些形式的相位控制中的任何一个。
在传统的PLL中，如图1中104处所示，使用了分频器。应注意的是，在本发明的电路中不需要分频器。
图3示出了PLL结构的第二实例。在图3中，相似的元件由与图2中相似的参考标号表示。
在图3的结构中，图2中用作相位检测器的触发器27由更复杂的模块50所代替。该模块意在影响相位检测器中任何误差的噪声整形。
模块50包括脉冲电荷泵(pulse charge pump)51，该脉冲电荷泵接收振荡器的输出和延迟版本的基准时钟信号。配置脉冲比较器以在节点52处生成输出电流，该电流的大小与其两个输入端之间的相位差成比例。电荷泵可为任何适当的设计。
电流DAC(iDAC)53根据在54处的反馈输入生成电流。iDAC连接在地和节点52之间，因此由iDAC生成电流被加入至相位电荷泵51的输出。电容器55也连接在地和节点52之间并对在节点52处的信号进行积分。
节点52处的信号输入至数字转换器56。数字转换器将节点52处的电压与两个电压阈值T1和T2相比较，T1小于T2。如果节点52处的电压小于T1，则数字转换器输出-1，如果节点52处的电压介于T1和T2之间，则输出0，如果节点52处的电压大于T2，则输出+1。数字转换器可以由两个并联的比较器和适当的逻辑电路来实现，每个比较器将输入电压与T1和T2中的每个进行比较，适当的逻辑电路根据各个比较器的输出形成所需的数字转换器的输出端。
数字转换器的输出由触发器57锁存，该触发器由延迟版本的基准时钟计时，或者由另一个时钟信号计时。触发器的每个输出(-1、0或+1)与已经保持在计数器28中的累积的总量相加，如图2的电路中所示。
触发器57的输出提供了在54处的输入至iDAC的反馈信号。
在图3的结构中，上部环路有效地实现了二阶sigma-delta(西格马-德耳塔)ADC。考虑到该电路，电压控制振荡器20用作sigma-delta ADC的第一积分器(将电压对相位进行积分)；脉冲电荷泵51和电容器55一起用作第二积分器；在VCO的输入端处的DAC 39用作第一反馈DAC；而iDAC用作第二反馈DAC。实际上，一阶sigma-delta响应被VCO的相位噪声强烈地高频振动。电路的特征具有多个效应。
1.最重要地，相位跟踪环路误差经一阶噪声整形，因为任何误差均由用作积分器的脉冲电荷泵51和电容器55累加。尤其值得注意的是，其通过避免或降低当以处于基准频率的整数谐波的振荡频率进行操作时的激振效应(ringing effect)而改善了PLL的操作。这在基准频率和/或振荡器输出频率的选择方面具有更大的灵活性。
2.图3的结构的另一个优势在于，其不会遭遇亚稳定性的问题。这是因为数字转换器56探测频率明显低于锁存器57的时钟速率的信号。
3.图3的结构的另一个优势在于，由于输入至计数器28的输入被量化成三个状态，而非如图2的结构中所示的两个状态，电路的脉冲反应更平稳且更精确。
在该电路配置的实例中，在数字域中实现触发器57、计数器28、积分器30、加法器32、加法器33、放大器34、低通滤波器36和加法器38。而在模拟域中实现延迟单元26、低通滤波器40、脉冲电荷泵51、iDAC 53和在该实例中由电容器55构成的积分器。这是一个具有优势的配置，因为大部分的电路元件在数字域中实现。同样，应该注意的是，可以通过非常简单的电路来实现多个模拟元件(例如，iDAC、数字转换器和脉冲电荷泵)。电容器55可以非常小(通常小于1pF)，这是因为与传统的模拟锁相环不同，在平衡性很好的电路配置中，累加的误差的范围通常仅仅表示几度VCO相位噪声。类似地，iDAC的噪声等级相对可忽略。
其他的配置是也是可以的。可独立地选择57、28、30、32、33、34、36和38中的一个或多个元件以模拟方式来实现。可独立地选择26、40、51、53和55中的一个或多个元件以数字方式来实现。可相应地定位DAC和/或ADC。
图2和图3电路的实际配置在2.4GHz的操作频率处可以具有小于3度的相位精度，多个电路元件在数字域中实现。上部环路带宽与基准频率的比率可高达大约为1∶10或1∶20，例如，可选择大约为1MHz的上部环路的带宽用于以19.2MHz操作的基准时钟。
在图2和图3的电路中，中部元件由上部和下部环路共用。这是有效的结构，但可选地，可以为每个环路配置单独的元件。
可以以集成电路来实现图2或图3的整个电路或部分电路。优选地，在单个集成电路上实现整个电路。
振荡器优选地以射频输出。例如，其可用于对无线发射器和/或接收器中的信号进行调制、解调、向上变换(upconverting)或向下变换(downconverting)。该电路可以与PLL其他设计结合而用作其他用途。在发射器或接收器中，输出21可传给形成同相和正交(I和Q)信号的两分电路70。
申请人因此单独公开这里所描述的各单独的特征和两个或以上这样的特征的任意组合至一定程度，使得根据本领域技术人员的普通常识，基于整个说明书能够执行这样的特征或组合，而不考虑这样的特征或特征的组合是否解决这里所公开的问题，且并不限于权利要求书的范围。申请人指出，本发明的各个方面可以由这样的单个特征或特征的组合组成。鉴于前面的描述，对本领域的技术人员来说显而易见的是，在本发明的范围内可进行各种变形。
权利要求书(按照条约第19条的修改)
1.一种锁相环电路，包括：
振荡器，被配置为生成输出信号；
输入端，用于接收基准时钟信号；
延迟单元，被配置为将所述基准时钟信号进行延迟以生成延迟的基准时钟信号；
相位比较器，被配置为生成表示输出信号和所述延迟的基准时钟信号之间的相位差的量化信号；
积分器，被配置为对所述量化信号进行积分以形成积分信号；
第一反馈通路，被配置为根据所述积分信号控制所述振荡器的相位和/或频率；以及
第二反馈通路，被配置为根据所述积分信号调整由所述延迟单元施加的延迟，
其中，所述相位比较器包括：
脉冲比较器，被配置为生成表示输出信号和基准时钟信号之间的相位差的信号；
误差整形电路，用于对所述脉冲比较器的输出进行误差整形；
以及
采样电路，通过所述延迟的基准时钟信号计时以对所述脉冲比较器的误差整形的输出进行采样。
2.根据权利要求1所述的锁相环，其中，所述第一反馈通路包括被配置为对所述积分信号进行低通滤波的第一低通滤波器，所述第一反馈通路被配置为根据所述第一低通滤波器的输出来控制所述振荡器的相位和/或频率。
3.根据权利要求2所述的锁相环，其中，在数字域中实现所述第一低通滤波器，并且所述第一反馈通路包括用于将所述第一低通滤波器的输出转换成模拟域的第一数模滤波器，所述第一反馈通路被配置为根据所述第一模数转换器的输出来控制所述振荡器的相位和/或频率。
4.根据权利要求3所述的锁相环，其中，所述第一反馈通路包括被配置为在模拟域中对所述第一数模转换器的输出进行低通滤波的第二低通滤波器，所述第一反馈通路被配置为根据所述第二低通滤波器的输出来控制所述振荡器的相位和/或频率。
5.根据权利要求2至4中任一项所述的锁相环，包括用于接收第一相位控制信号的相位控制输入端，其中，所述第一反馈通路包括用于将所述第一低通滤波器的输出与第一相位调制命令信号结合的装置。
6.根据前述权利要求中任一项所述的锁相环，其中，在数字域中实现所述积分器。
7.根据权利要求6所述的锁相环，其中，所述积分器是累加器，其被配置为将量化信号进行累加以形成累加值，所述积分信号的瞬时值为所述累加值。
8.根据前述权利要求中任一项所述的锁相环，其中，所述第二反馈通路包括用于将所述积分器的输出与第二相位调制命令信号和分频信号中的一个或两个结合的装置。
9.根据权利要求8所述的锁相环，包括用于接收分频命令的输入端和被配置为将所述分频命令进行积分以形成分频信号的第二积分器。
10.根据前述权利要求中任一项所述的锁相环，其中，所述第二反馈通路包括用于放大所述积分信号的放大器，所述第二反馈通路被配置为根据所述放大器的输出控制由延迟单元施加的延迟。
11.根据权利要求10所述的锁相环，其中，所述放大器为数字放大器。
12.根据前述权利要求中任一项所述的锁相环，其中，所述第二反馈通路包括用于将从所述积分信号中获得的信号转换成模拟域的第二数模转换器，并且所述第二反馈通路被配置为根据所述第二数模转换器的输出控制由所述延迟单元施加的延迟。
13.根据前述权利要求中任一项所述的锁相环，其中，所述脉冲比较器被配置为生成其电流表示所述输出信号和所述基准时钟信号之间的相位差的信号。
14.根据前述权利要求中任一项所述的锁相环，其中，所述误差整形电路包括：
电流源，被配置为根据所述量化信号将电流加入至所述脉冲比较器的输出；以及
积分器，用于对在所述脉冲比较器的输出处的信号进行积分。
15.根据权利要求14所述的锁相环，其中，用于对在脉冲比较器的输出处的所述信号进行积分的所述积分器为连接在所述脉冲比较器的所述输出和基准电压之间的电容器。
16.根据前述权利要求中任一项所述的锁相环，其中，所述采样电路包括：
比较器电路，用于将所述脉冲比较器的输出处的电压与第一和第二阈值进行比较，并且如果所述电压低于所述第一和第二阈值，则用来生成具有第一形式的量化输出，如果所述电压介于所述第一和第二阈值之间，则用来生成具有第二形式的量化输出，以及如果所述电压高于所述第一和第二阈值时，则用来生成具有第三形式的量化输出；以及
采样装置，通过延迟的基准时钟信号计时以对所述比较器电路的输出进行采样。
17.根据前述权利要求中任一项所述的锁相环，其中，在数字域中实现所述积分器。
18.根据前述权利要求中任一项所述的锁相环，在单个集成电路上实现所述锁相环。
19.一种包括根据前述权利要求中任一项所述的锁相环的无线发射器或接收器。

Claims (21)

1.一种锁相环电路，包括：
振荡器，被配置为生成输出信号；
输入端，用于接收基准时钟信号；
延迟单元，被配置为将所述基准时钟信号进行延迟以生成延迟的基准时钟信号；
相位比较器，被配置为生成表示输出信号和基准时钟信号之间的相位差的量化信号；
积分器，被配置为对所述量化信号进行积分以形成积分信号；
第一反馈通路，被配置为根据所述积分信号控制所述振荡器的相位和/或频率；以及
第二反馈通路，被配置为根据所述积分信号调整由所述延迟单元施加的延迟。
2.根据权利要求1所述的锁相环，其中，所述第一反馈通路包括被配置为对所述积分信号进行低通滤波的第一低通滤波器，所述第一反馈通路被配置为根据所述第一低通滤波器的输出来控制所述振荡器的相位和/或频率。
3.根据权利要求2所述的锁相环，其中，在数字域中实现所述第一低通滤波器，并且所述第一反馈通路包括用于将所述第一低通滤波器的输出转换成模拟域的第一数模滤波器，所述第一反馈通路被配置为根据所述第一模数转换器的输出来控制所述振荡器的相位和/或频率。
4.根据权利要求3所述的锁相环，其中，所述第一反馈通路包括被配置为在模拟域中对所述第一数模转换器的输出进行低通滤波的第二低通滤波器，所述第一反馈通路被配置为根据所述第二低通滤波器的输出来控制所述振荡器的相位和/或频率。
5.根据权利要求2至4中任一项所述的锁相环，包括用于接收第一相位控制信号的相位控制输入端，其中，所述第一反馈通路包括用于将所述第一低通滤波器的输出与第一相位调制命令信号结合的装置。
6.根据前述权利要求中任一项所述的锁相环，其中，在数字域中配置所述积分器。
7.根据权利要求6所述的锁相环，其中，所述积分器是累加器，其被配置为将量化信号进行累加以形成累加值，所述积分信号的瞬时值为所述累加值。
8.根据前述权利要求中任一项所述的锁相环，其中，所述第二反馈通路包括用于将所述积分器的输出与第二相位调制命令信号和分频信号中的一个或两个结合的装置。
9.根据权利要求8所述的锁相环，包括用于接收分频命令的输入端和被配置为将所述分频命令进行积分以形成分频信号的第二积分器。
10.根据前述权利要求中任一项所述的锁相环，其中，所述第二反馈通路包括用于放大所述积分信号的放大器，所述第二反馈通路被配置为根据所述放大器的输出控制由延迟单元施加的延迟。
11.根据权利要求10所述的锁相环，其中，所述放大器为数字放大器。
12.根据前述权利要求中任一项所述的锁相环，其中，所述第二反馈通路包括用于将从所述积分信号中获得的信号转换成模拟域的第二数模转换器，并且所述第二反馈通路被配置为根据所述第二数模转换器的输出控制由所述延迟单元施加的延迟。
13.根据前述权利要求中任一项所述的锁相环，其中，所述相位比较器为由延迟的基准时钟信号计时以对输出信号进行采样的采样装置。
14.根据权利要求1至12中任一项所述的锁相环，其中，所述相位比较器包括：
脉冲比较器，被配置为生成表示输出信号和基准时钟信号之间的相位差的信号；
误差整形电路，用于对所述脉冲比较器的输出进行误差整形；
以及
采样电路，通过所述延迟的基准时钟信号计时以对所述脉冲比较器的误差整形的输出进行采样。
15.根据权利要求14所述的锁相环，其中，所述脉冲比较器被配置为生成其电流表示所述输出信号和所述基准时钟信号之间的相位差的信号。
16.根据权利要求14或15所述的锁相环，其中，所述误差整形电路包括：
电流源，被配置为根据所述量化信号将电流加入至所述脉冲比较器的输出；以及
积分器，用于对在所述脉冲比较器的输出处的信号进行积分。
17.根据权利要求16所述的锁相环，其中，用于对在脉冲比较器的输出处的所述信号进行积分的所述积分器为连接在所述脉冲比较器的所述输出和基准电压之间的电容器。
18.根据权利要求14至17中任一项所述的锁相环，其中，所述采样电路包括：
比较器电路，用于将所述脉冲比较器的输出处的电压与第一和第二阈值进行比较，并且如果所述电压低于所述第一和第二阈值，则用来生成具有第一形式的量化输出，如果所述电压介于所述第一和第二阈值之间，则用来生成具有第二形式的量化输出，以及如果所述电压高于所述第一和第二阈值时，则用来生成具有第三形式的量化输出；以及
采样装置，通过延迟的基准时钟信号计时以对所述比较器电路的输出进行采样。
19.根据前述权利要求中任一项所述的锁相环，其中，在数字域中实现所述积分器。
20.根据前述权利要求中任一项所述的锁相环，在单个集成电路上实现所述锁相环。
21.一种包括根据前述权利要求中任一项所述的锁相环的无线发射器或接收器。
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