CN107943738A - 时钟数据恢复电路及实现方法 - Google Patents

Abstract

本发明涉及一种时钟数据恢复电路及实现方法，其中该时钟数据恢复电路包括：通过重采样电路进行连续采样，得到重采样数据流；通过滤波电路对所述的重采样数据流进行滤波处理，得到滤波数据流；通过抽采样电路对所述的滤波数据流进行抽采样处理，得到抽采样数据流；通过异步FIFO电路对所述的抽采样数据流进行异步处理，得到异步数据流；通过弹性缓存电路对所述的异步数据流进行缓存整理，得到恢复的输出数据流。上述时钟数据恢复电路及其实现方法，具有可靠性好、抗抖动性能好、初始频偏容忍度高的优点，利于高速串行收发器的实现。

Description

时钟数据恢复电路及实现方法

技术领域

本发明涉及数据通信领域，适用于高速接口电路时钟数据恢复电路设计实现。

背景技术

时钟数据恢复(Clock and Data Recovery，CDR)电路是高速数据传输系统的重要组成部分，被广泛应用于高速串行收发器。

传统的CDR电路基本可分为两种类别：

第一种是相位跟随型CDR(phase tracking CDR)。这种电路的优点在于架构简单，更关键的是能实时调整采样时钟，所以有很高的频率初始偏差容忍度，但要实时快速地对接收的数据进行相位追踪和锁定，对模拟电路的设计要求比较高，在高频设计中很难实现，抗抖动能力也比较差。

第二种是盲采样型CDR(blind oversampling CDR)。盲采样型CDR，由于其获得数据不依赖于时钟恢复，因此无需恢复发送端的时钟，不需要实时快速地对接收的数据进行相位追踪和锁定，降低了对模拟电路的设计要求，同时由于采样时钟是开环结构，数据先盲采后处理分析，可以通过加插流水级的方式来提升电路速度，能够使用较复杂的算法电路，从而达到较好的抗抖动能力。但是，这种电路架构相对复杂，功耗和延时都比较大。

由此可见，通常一般的CDR电路无法在保证电路的抗抖动能力的同时，具备较高的频率初始偏差容忍度。

发明内容

基于传统CDR电路的特点，有必要提供一种能够在频率初始偏差较大的情况下仍然保证良好的抗抖动性能的时钟数据恢复电路及实现方法。以下发明即为该种复合类型CDR。

时钟数据恢复电路的实现方法，整体包括以下步骤：

通过重采样电路连续采样，得到重采样数据流；

通过滤波电路对所述的重采样数据流滤波处理，得到滤波数据流；

通过抽采样电路对所述的滤波数据流抽采样处理，得到抽采样数据流；

通过异步FIFO电路对所述的抽采样数据流异步处理，得到异步数据流；

通过弹性缓存电路对所述的异步数据流缓存整理，得到恢复的有效数据流。

在其中的一个实施例中，通过重采样电路进行预设次数的连续采样，得到重采样数据流。

在其中的一个实施例中，所述抽采样处理包括：

所述的滤波数据流划分为多个数据组；

根据每个所述的数据组中的变化沿数量，选择某一所述数据组，将其中的数据序列作为抽采样数据流。

在其中的一个实施例中，抽采样处理中，在选择的所述数据组中，仅选取信号宽度大于预设宽度比例的数据。

在其中的一个实施例中，抽采样处理和弹性缓存处理分别采用各自独立的异步时钟。

在其中的一个实施例中，所述异步FIFO电路的读数据总位宽等于其写数据总位宽。

在其中的一个实施例中，异步FIFO电路中，读时钟频率高于其写时钟频率。

在其中的一个实施例中，异步处理中，得到有效数据位宽变化的异步数据流；缓存整理中，将所述的异步数据流转换成有效数据位宽固定的输出数据流。

在其中的一个实施例中，上述的实现方法还包括步骤：预设置所述的有效位宽变化的异步数据流的变化位宽；和/或，预设置所述的有效数据位宽固定的输出数据流的目标位宽。

该时钟数据恢复电路，包括顺序连续的重采样电路、滤波电路、抽采样电路、异步FIFO电路和弹性缓存电路；所述时钟数据恢复电路采用如上述任一项所述实现方法实现。

上述时钟数据恢复电路及实现方法，通过采用相互独立的时钟分别进行抽采样处理和缓存整理，能够控制弹性缓存电路的输入量不大于输出量，弹性缓存电路不需要很大的存储空间，从而消除弹性缓存电路的存储容量对抗抖动性能的限制和影响，不会增加电路的逻辑深度，也不会降低电路的速度。由于引入异步FIFO结构，频率追随过程中可以使用慢反馈环路，无需快速反馈，消除对快速相位紧跟锁定的依赖，即使初始频率偏差较大也不影响，因此有余力去选择计算量大的抽样算法，来达到更好的抗抖动性能。因此，上述时钟数据恢复电路的实现方法，具有可靠性好、抗抖动性能好、初始频偏容忍度高的优点，非常有利于高速串行收发器的实现。

附图说明

图1为本发明一实施例的时钟数据恢复电路的结构示意图；

图2为本发明一实施例的时钟数据恢复电路的实现方法的流程示意图；

图3为本发明一实施例的抽采样电路的实现方法的流程示意图；

图4为本发明一实施例的采样时钟的信号波形图；

图5为本发明一实施例的抽采样过程的数据分组示意图；

图6为本发明一实施例的抽采样示意图；

图7为本发明又一实施例的抽采样示意图；

图8为本发明一实施例的时钟数据恢复电路的结构示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在下面的描述中阐述很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似改进，因此本发明不受下面公开的具体实施例的限制。

需要说明的是，当元件被称为“固定于”或“设置于”另一个元件，它可以直接在另一个元件上或者也可以是存在居中的元件。当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件或者可能同时是存在居中的元件。本文所使用的术语“垂直的”、“水平的”、“左”、“右”以及类似的表述只是为了说明的目的，并不表示是唯一的实施方式。

除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施方式的目的，不在于限制本发明。本文所使用的术语“和/或”包括一个或多个相关的所列项目的任意的和所有可能的组合。

下面结合附图描述根据本发明实施例的时钟数据恢复(Clock Data Recovery，CDR)电路及实现方法。例如，本发明一实施例的CDR电路的实现方法，包括：通过重采样电路连续采样，得到重采样数据流；通过滤波电路对所述的重采样数据流滤波处理，得到滤波数据流；通过抽采样电路对所述的滤波数据流抽采样处理，得到抽采样数据流；通过异步FIFO电路对所述的抽采样数据流异步处理，得到异步数据流；通过弹性缓存电路对所述的异步数据流缓存整理，得到恢复的有效输出数据流。

请一并参阅图1及图2，分别为本发明一实施例的CDR电路的电路结构示意图及实现方法的流程示意图。

如图2所示，该实现方法包括如下步骤：

S110，通过重采样电路连续采样，得到重采样数据流。

作为一种实施方式，重采样电路可通过高频采样时钟进行连续采样，得到采样数据流。

作为另一种实施方式，重采样电路可通过采样时钟组进行连续采样，该采样时钟组包括多个不同相位但是同频同源的时钟，其中该采样时钟组的时钟数量根据重采样倍数进行设置。例如，重采样倍数为5，则该采样时钟组包括10个不同相位但是同频同源的时钟。又如，重采样倍数为7，则该采样时钟组包括14个不同相位但是同频同源的时钟。

下面以重采样倍数为5为例具体说明：如图4所示，其为该采样时钟组中10个不同相位且同频同源的时钟信号波形图。假设时钟组的频率均是2.5Gbps，每个时钟其相邻相位的时钟均间隔1/10周期的相位，则通过上述的采样时钟组10个相位等间隔的采样时钟一起采样串行数据流，便可以对速率为5Gbps的串行数据流进行5倍重采样。例如，假设发送端发送的数据是4bit的“0101”，则接收端CDR电路的重采样电路进行5倍重采样后，得到20bit的采样数据流序列，假设在无噪声的理想情况下，该采样数据流序列为“00000111110000011111”。

对数据进行重采样之后，重采样电路把时间上连续的多个采样值作为一数据单元，生成一个并行的、对应预设数据位宽的采样数据流，同时生成与该采样数据流同步的并行时钟信号。其中，上述最小数据单元中的数据量大小及对应的时间窗口跨度可根据生产工艺和电路成本的要求进行设置，本发明对此不做限定。其中，每一最小数据单元对应的多个采样值中有1/10～1/3为有效串行数据。例如，每一最小数据单元对应的多个采样值中约有1/5为有效串行数据。又如，上述最小数据单元中包括50个采样值，每一最小数据单元对应的多个采样值中约有9～11个有效串行数据。

例如，以50个采样值为一最小数据单元，则对应的预设数据位宽为50bit，由于与50bit数据位宽相同步的时钟的频率，是接收的串行数据流的速率的1/10，这样便大大降低了后续电路的运行速度，使得复杂的数据处理得以实现。

S120，通过滤波电路对所述的重采样数据流滤波处理，得到滤波数据流。

重采样电路得到的采样数据流，理想情况下会采样得到连续的多个“1”和连续的多个“0”，如此交替；但由于各类噪声存在，实际得到的重采样数据流可能会含有脉宽极窄的毛刺。例如，假设发送端发送的数据是4bit的“0101”，理想情况下重采样电路得到的采样数据流是“00000111110000011111”，但实际上由于噪声的干扰，导致数据流出现窄脉宽，即通常说的毛刺，得到的重采样数据流可能是“00000111101000011111”。

本发明实施例中，为了消除由于信道的干扰噪声、采样电路的电源噪声等各种噪声导致的毛刺，通过滤波电路对所述的重采样数据流滤波处理。滤波电路用于消除这些影响后续数据处理判断的窄脉宽/毛刺，得到更准确的滤波数据流，为后续的数据处理做准备。

S130，通过抽采样电路对所述的滤波数据流抽采样处理，得到抽采样数据流。

例如，抽采样电路包含鉴相器电路，鉴相器电路用于统计滤波数据流的变化沿。例如，变化沿通常包括上升沿及下降沿。又如，数据由“0”变化为“1”时，“1”的位置称为上升沿，数据由“1”变化为“0”时，“0”的位置称为下降沿。

本发明实施例中，定义变化沿以外的数据段为“数据安全区”，并且，对于滤波数据流中的任一数据而言，其距离最近的变化沿距离越大，则认为采样结果越可靠。具体可根据变化沿对滤波数据流抽采样处理。

S140，通过异步FIFO(First Input First Output，先入先出队列)电路对所述的抽采样数据流异步处理，得到异步数据流。

异步FIFO电路中包括先进先出的数据缓存器，用于按照相互独立的两个时钟分别顺序写入数据、顺序读出数据。例如，通过异步FIFO电路，采用相互独立的读时钟和写时钟来分别写入和读出抽采样数据流，得到异步数据流。

考虑到假如抽采样电路和弹性缓存电路共用同一个时钟，当CDR的输入数据流的频率在一段时间内高于本地抽样时钟的频率的时候，这个频率偏差的累积效应会导致弹性缓存的输入量不断地大于输出量，进一步导致存储电路溢出，引起出错。为了避免错误，一种方式就是加大弹性缓存的存储空间，但是要达到较好的适用范围，需要较大的容量，会使得逻辑深度增加、电路速度降低。另一种方式就是用一些快速闭环的算法让本地时钟能够快速地锁定输入数据流的时钟频率，这对反应速度的要求非常高，所以对算法的复杂度容忍度很低，于是只能采用各类简化的算法，而各类简化的算法会降低电路的抗抖动性能。

本发明实施例中，通过异步FIFO电路，使得抽采样电路和弹性缓存电路采用各自独立的异步时钟，实现两个时钟域之间的数据交互。

在一个实施例中，抽采样处理和弹性缓存处理间采用异步FIFO电路过渡，该异步FIFO电路的读数据总位宽等于它的写数据总位宽。

在一个实施例中，该异步FIFO电路的读时钟频率高于写时钟频率。其中，异步FIFO的读时钟的来源，可以从外部引入一个时钟，也可以和抽采样电路共用一个时钟源。例如，抽采样时钟和异步FIFO的读时钟，都由采样时钟分频获得。例如，抽采样电路的时钟，是通过采样时钟除以一数值a分频获得；异步FIFO的写时钟与抽采样时钟相同，异步FIFO的读时钟(即后续弹性缓存所用时钟)，则通过采样时钟除以另一数值b分频获得，其中a＞b＞1，那么后者的频率显然固定比前者要快，从而使得该异步FIFO电路的读时钟频率高于写时钟频率。这样，能够控制弹性缓存电路的输入量不大于输出量，弹性缓存电路不需要很大的存储空间，从而消除弹性缓存电路的存储容量对抗抖动性能的限制和影响。由于引入异步FIFO结构，频率追随过程中可以使用慢反馈环路，无需快速反馈，消除了对快速相位紧跟锁定的依赖，因此有余力去选择计算量大的抽样算法，来达到更好的抗抖动性能。

由于FIFO的读时钟快于它的写时钟，读、写的数据位宽又相等，所以尽管抽采样电路是在连续不断地将数据写进异步FIFO电路，但是在异步FIFO电路的读出端，异步数据流在时间域上并不连续。

S150，通过弹性缓存电路对所述的异步数据流缓存整理，得到恢复的有效输出数据流。

作为一种实施方式，异步数据流的有效数据可能是非连续的，且有效数据位宽可能是变化的。异步FIFO电路通过特定的信号来表征数据是否有效和具体的有效数据宽度。例如，通过Ready信号标识数据否有效，Ready为1表示数据有效，Ready为0表示数据无用；通过ADD和MINS分别代表有效数据位宽比正常数据位宽多一位和少一位；异步FIFO电路通过弹性缓存电路将有效位宽随机变化的数据流，整理转换为有效数据位宽固定的数据流。

例如，弹性缓存电路接收到的异步数据流的有效数据位宽信息如下表所示：

其中，ADD和MNS同时为0的时候，表示有效的数据位是10bit，即DATA[9:0]为有效数据；当ADD为1时，表示有效的数据位是11bit，即DATA[10:0]为有效数据；当MNS为1时，表示有效的数据位是9bit，即DATA[8:0]是有效数据。

经过缓存整理后，得到的输出数据流的有效数据位宽信息如下表所示：

上述时钟数据恢复电路的实现方法，通过采用相互独立的时钟分别进行抽采样处理和缓存整理，能够控制弹性缓存电路的输入量不大于输出量，弹性缓存电路不需要很大的存储空间，从而消除弹性缓存电路的存储容量对抗抖动性能的限制和影响，不会增加电路的逻辑深度，也不会降低电路速度。由于引入异步FIFO结构，频率追随过程中可以使用慢反馈环路，无需快速反馈，消除对快速相位紧跟锁定的依赖，即使初始频率偏差较大也不影响因此有余力去选择计算量大的抽样算法，来达到更好的抗抖动性能。因此，上述时钟数据恢复电路的实现方法，具有可靠性好、抗抖动性能好、初始频偏容忍度高的优点，利于高速串行收发器的实现。

在一个实施例中，如图3所示，步骤S130包括：

S131，将所述滤波数据流划分为多个数据组。

其中，每一数据组中包含由同相位的至少两个采样时钟采样得到并滤波的数据。例如，重采样电路的采样倍数为N(N为正整数并且N≥2)，通过2N个采样时钟进行重采样，则将滤波数据中的数据流划分为N个数据组。又如，把根据相同相位的采样时钟所得到的数据归类到同一数据组，得到N个数据组，每组数据都是由对应的同相位的多个采样时钟获得，相当于划分了N个采样组。

其中，在划分多个数据组之前或之后，还统计所述的滤波数据流中的变化沿。例如统计变化沿的位置。又如，在划分多个数据组之后，同时统计每个所述数据组中的变化沿数量。

S132，根据每个所述数据组中的变化沿数量，选择一所述的数据组，将其中的数据序列作为抽采样数据流。

例如，选择不包含变化沿(即变化沿数量为零)的数据组，将其中的数据序列作为抽采样数据流。又如，选择包含变化沿最少的数据组，将其中的数据序列作为抽采样数据流。其中，当不包含变化沿的数据组有多个，或者变化沿的数量同时最少的数据组有多个时，可以根据预先设置的优先级从多个数据段中选择一个数据序列作为抽采样数据流中的数据。

下面以N＝5、最小数据单元的位宽为50bit为例详细说明：如图4和图5所示，采样时钟0和采样时钟5相位相同，记其采样相位为Ph0，两者所采样得到的数据归类到phase0数据组；采样时钟1和采样时钟6相位相同，记其采样相位为Ph1，两者所采样得到的数据归类到phase1数据组，依次类推，得到phase0、phase1、phase2、phase3、phase 4共5种采样相位及5个数据组。对上述5个数据组中的变化沿的数量进行统计可得：phase0数据组和phase4数据组分别包含2个变化沿，phase1数据组和phase2数据组均不包含变化沿，phase3数据组包含1个变化沿，则从phase1数据组和phase2数据组中选择一个数据序列作为抽采样数据流。

在某些情况下，如果所有数据组中变化沿的数量都相同，例如在一个最小数据单元内所有数据组都没有变化沿，那么抽采样电路对于抽取数据的相位选择，沿用前一个最小数据单元的抽采样相位。

在某些情况下，如果最小数据单元内，所有的数据组都统计到有变化沿，考虑到这时候的串行数据噪声或者频偏可能已经超过CDR的恢复能力，此时抽采样电路对于抽取数据的相位选择，也沿用前一个最小数据单元的抽采样相位。

在抽采样过程中，如果抽采样到噪声部分，称为“冗数现象”，如果漏掉有效信号，称为“缺数现象”。在一个实施例中，确定抽采样数据的相位之后，在数据抽取的时候，为了解决数据的噪声和频率偏差等各类因素造成的抽采样时的“冗数现象”和“缺数现象”，上述的实现方法还包括如下步骤：判断每个有效串行数据是否为有效信号。

例如，根据有效串行数据的信号宽度，采用二分法判断每个有效串行数据是否为有效信号。又如，假设一个有效串行数据，它的信号宽度为UI，把信号宽度大于或等于0.5UI的信号判别为有效信号的组成部分；把信号宽度小于0.5UI的信号判别为噪声部分。

下面以5倍重采样为例，按照以上判别法则详细说明：在5倍重采样中，一个理想的最小单位的有效信号，经过理想化的重采样之后，应该是5个连续的“1”，或者5个连续的“0”。根据前述判别法则，如果采样数据流/滤波数据流中间的某个位置，仅仅是2个连续的“1”，或者2个连续的“0”，则把它作为噪声部分；如果是3个连续的“1”，或者3个连续的“0”，则把它作为有效信号。以此类推，若实际数据流中出现7个连续的“1”，或者7个连续的“0”，我们把其中连续5个的部分作为有效信号，而余下的2个作为噪声，相当于认作一个有效接收数据。若实际数据流中出现8个连续的“1”，或者8个连续的“0”，我们把其中连续5个的部分作为有效信号，而余下的3个，依然作为有效信号，相当于认作两个有效接收数据。按照以上判别法则，可以递推到(5n、5n+1、5n+2)和(5n+3、5n+4)的区别，分别对应5n个有效数据和5n+1个有效数据，其中n为自然数。

在一个实施例中，考虑到接收数据和采样时钟之间的频率偏差可能导致相位关系的偏移，当偏移累积超过一定程度时，可能影响上述有效性的判别，因此，上述的实现方法还规定接收数据和采样时钟的频率偏差范围不超过预设频偏阈值，同时，限定所接受的数据流中连续的“1”和“0”的个数。例如，发送端和接收端在传输高速传输信号之前，事先约定传输频率，使得发送端和接收端的频率偏差控制在一定范围内。又如，发送方在发送数据前，先进行规范编码，比如进行8B10B类型的规范编码，通过规范编码限制数据流中连续的“1”和连续的“0”的最长的个数，还能满足信号线传输信号的直流平衡。

在实际应用中，需要说明的是，信号数据流中出现连续多个“1”或“0”时，它有可能横跨相邻的最小数据单元，所以进行判别处理时，需要综合相邻的最小数据单元来一起计算，算法电路一次处理所关联到的数据量并非只是一个最小数据单元的数据量，而是前、中、后相邻的三个最小数据单元的数据量。

下面仍以5倍重采样为例详细说明：如图6所示，两个方框表示相邻的两个最小数据单元，5倍重采样得到的数据序列包括“111100000111111100000011”，其中前13位“1111000001111”和后11位“11100000011”分属于相邻的两个最小数据单元，虚线框内7位连续的“1”横跨两个最小数据单元，根据上述有效性的判别法则，其等效的有效数据为一个bit的“1”，但是由于在相邻的两个最小数据单元中都对其进行了抽采样，这一个bit的“1”被抽采样成了两个bit的“1”，多出来的那个“1”就是“冗数”，需要被丢弃处理。

又如图7所示，两个方框表示相邻的两个最小数据单元，5倍重采样得到的数据序列包括“111000001111111100000111”，其中前13位“1110000011111”和后11位“111000000111”分属于相邻的两个最小数据单元，虚线框内8位连续的“1”横跨两个最小数据单元，根据上述有效性的判别法则，其等效的有效数据是两个bit的“1”，但是由于只在前一个最小数据单元中进行了抽采样，这两个bit的“1”被抽采样成了一个bit的“1”，漏掉的那个“1”就是“缺数”，需要被补齐。

例如，从50bit的数据序列中，抽采样出约1/5的数据，也就有10bit有效数据。由于存在“冗数”被丢弃，或者“缺数”被补齐，导致实际有效数据个数是在9到11的范围内随机变化。于是我们得到最大数据位宽为11bit的数据总线DATA_P[10:0]，此外还获得了ADD和MNS两个信号，ADD和MNS不会同时为1，但可以同时为0。ADD和MNS同时为0的时候，表示有效的数据位是10bit，即DATA_P[9:0]为有效数据；当ADD为1时，表示有效的数据位是11bit，即DATA_P[10:0]为有效数据；当MNS为1时表示有效的数据位是9bit，即DATA_P[8:0]为有效数据。抽采样电路将ADD和MNS两个信号，同DATA_P[10:0]合并在一起，作为后面的异步FIFO的写入数据，传输给另外一个时钟域的弹性缓存进行后续处理。

在一个实施例中，上述CDR电路配套的模拟电路PLL(Phase Locked Loop，锁相环)支持实时、平滑地微调频率，则上述的实现方法还包括：将ADD和MNS信号作为PLL电路频率微调的控制信号。例如，当ADD为1时，将PLL的频率调慢，当MNS为1时，将PLL的频率调快。这样，由于数据发送端在发送有效数据前已经先发的一连串特殊的带同步头信息的数据具有非常丰富的变化沿，配合该同步头数据，能够有利于CDR进行频率追踪，因此能够使得PLL的频率紧紧跟随串行数据流，获得更小的频偏，从而获得更好的抗抖动性能。

本发明实施例公开了一种CDR电路。该CDR电路作为其中的接收方，如图2所示，该CDR电路包括顺序连续的重采样电路210、滤波电路220、抽采样电路230、异步FIFO电路240以及弹性缓存电路250，其中所述的CDR电路采用上述任一实施例所述的实现方法实现。例如，所述CDR电路用于实施上述任一实施例所述的实现方法。

其中，如图8所示，上述CDR电路与PLL电路配合使用。如果配套的PLL电路支持实时、平滑地微调频率，则上述CDR电路相当于综合了相位跟随型CDR和盲采样型CDR的综合型CDR。如果配套的PLL电路不支持实时、平滑地微调频率，则上述CDR电路相当于具有较高初始频偏容忍程度的盲采样型CDR。

需要说明的是，本发明还包含其它实施例，包括上述各实施例中的技术特征相互组合所形成的、能够实施的CDR电路及其实现方法。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各种技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种时钟数据恢复电路的实现方法，其特征在于，包括以下步骤：

通过重采样电路连续采样，得到重采样数据流；

通过滤波电路对所述的重采样数据流滤波处理，得到滤波数据流；

通过抽采样电路对所述的滤波数据流抽采样处理，得到抽采样数据流；

通过异步FIFO电路对所述的抽采样数据流异步处理，得到异步数据流；

通过弹性缓存电路对所述的异步数据流缓存整理，得到恢复的输出数据流。

2.根据权利要求1所述的实现方法，其特征在于：通过重采样电路进行预设次数的连续采样，得到重采样数据流。

3.根据权利要求1所述的实现方法，其特征在于：所述抽采样处理包括：

将所述滤波数据流划分为多个数据组；

根据每个所述数据组中的变化沿数量，选择其中一所述的数据组，将其中的数据序列作为抽采样数据流。

4.根据权利要求3所述的实现方法，其特征在于：抽采样处理中，在选择的所述数据组中，仅选取信号宽度大于预设宽度比例的数据。

5.根据权利要求1所述的实现方法，其特征在于：抽采样处理和弹性缓存处理分别采用各自独立的异步时钟。

6.根据权利要求1或5所述的实现方法，其特征在于：所述异步FIFO电路的读数据总位宽等于其写数据总位宽。

7.根据权利要求6所述的实现方法，其特征在于：异步FIFO电路中，读时钟频率高于其写时钟频率。

8.根据权利要求1所述的实现方法，其特征在于：异步处理中，得到有效数据位宽变化的异步数据流；缓存整理中，将所述的异步数据流转换成有效数据位宽固定的输出数据流。

9.根据权利要求8所述的实现方法，其特征在于：预设置所述的有效位宽变化的异步数据流的变化位宽；和/或，预设置所述的有效位宽固定的输出数据流的目标位宽。

10.一种时钟数据恢复电路，其特征在于：包括顺序连接的重采样电路、滤波电路、抽采样电路、异步FIFO电路以及弹性缓存电路；

所述时钟数据恢复电路采用如权利要求1至9中任一项所述的实现方法实现。