CN106844253B - 一种低采样率的串口通讯时钟数据恢复系统 - Google Patents

一种低采样率的串口通讯时钟数据恢复系统 Download PDF

Info

Publication number
CN106844253B
CN106844253B CN201611162280.1A CN201611162280A CN106844253B CN 106844253 B CN106844253 B CN 106844253B CN 201611162280 A CN201611162280 A CN 201611162280A CN 106844253 B CN106844253 B CN 106844253B
Authority
CN
China
Prior art keywords
phase
module
signal
xor gate
clock
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201611162280.1A
Other languages
English (en)
Other versions
CN106844253A (zh
Inventor
康晓飞
周翰铭
赵磊
王仕祯
郭楹
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Beijing Microelectronic Technology Institute
Mxtronics Corp
Original Assignee
Beijing Microelectronic Technology Institute
Mxtronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Beijing Microelectronic Technology Institute, Mxtronics Corp filed Critical Beijing Microelectronic Technology Institute
Priority to CN201611162280.1A priority Critical patent/CN106844253B/zh
Publication of CN106844253A publication Critical patent/CN106844253A/zh
Application granted granted Critical
Publication of CN106844253B publication Critical patent/CN106844253B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/382—Information transfer, e.g. on bus using universal interface adapter
    • G06F13/385—Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F2213/0002—Serial port, e.g. RS232C
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F2213/0004—Parallel ports, e.g. centronics
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F2213/38—Universal adapter
    • G06F2213/3852—Converter between protocols
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

一种低采样率的串口通讯时钟数据恢复系统，涉及高速串口通讯系统领域；采样数据经过1/4速率Alexander鉴相器，比较数据和八相时钟的相位关系，UP和DN信号控制电荷泵充放电，然后经过比较器、计数器控制相位选择/相位插值电路。相位选择/相位插值电路对八相参考时钟进行选择、插值操作，输出一对正交时钟进入延迟锁相环，延迟锁相环产生八相时钟分别对输入数据采样。直到八相采用时钟中四相时钟对准数据的跳变沿，则剩下的四相时钟此时对准数据中间，这四相时钟就是所恢复的数据采样时钟；降低了采样时钟的频率，采样时钟的频率为数据速率的1/4，使得时钟电路的设计简化，同时降低了电路的动态功耗。

Description

一种低采样率的串口通讯时钟数据恢复系统
技术领域
本发明涉及一种高速串口通讯系统领域，特别是一种低采样率的串口通讯时钟数据恢复系统。
背景技术
在高速串口通讯系统中，由于受到噪声的影响，数据在传输时会产生延迟或者幅度失真，因此在接收端需要对数据重新进行定位，即时钟数据恢复。串口通讯的接收器接收衰减的输入串行信号，并需要根据其跳变沿信息提取出时钟信息，从提取出的时钟信息可以估计数据相位的状态。由于时钟信息隐藏在所要传输的串行数据中，接收通道中的时钟和数据恢复电路必须采用特定的算法，能够根据本地时钟和输入数据的相位差来正确的调整本地采样时钟的相位，以保证采样时钟的相位能够位于输入数据码元的中间位置。
现有时钟数据恢复电路一般采用全速率或半速率结构，在高速串行数据恢复时，对采样时钟的频率要求较高，提高了时钟电路的设计难度。
发明内容
本发明的目的在于克服现有技术的上述不足，提供一种低采样率的串口通讯时钟数据恢复系统，降低了采样时钟的频率，采样时钟的频率为数据速率的1/4，使得时钟电路的设计简化，同时降低了电路的动态功耗。
本发明的上述目的是通过如下技术方案予以实现的：
一种低采样率的串口通讯时钟数据恢复系统，包括接收均衡器模块、1/4速率alexander鉴相器模块、串转并模块、电荷泵模块、比较器模块、计数器模块、第一延迟锁相环模块、8相参考时钟模块、相位选择/相位插值模块、第二延迟锁相环模块、相位选择控制模块和相位插值控制模块；
接收均衡器模块：接收外部光电转换模块传来的1.25GHz的串行信号，对串行信号进行补偿，生成补偿后的串行信号；并将补偿后的串行信号传输至1/4速率alexander鉴相器模块；
第一延迟锁相环模块：生成312.5MHz的参考时钟信号，并将参考时钟信号等值转换为8相参考时钟信号，并将8相参考时钟信号传输至相位选择/相位插值模块；
计数器模块：接收比较器模块传来的高信号或低信号，对高信号或低信号进行计数并累加，生成7bit的控制信号；输出的7bit的控制信号将高3位bit信号传输至相位选择控制模块；将低4位bit信号传输至相位插值控制模块；
相位选择控制模块：接收计数器模块传来的高3位bit信号，发出相位选择控制信号至相位选择/相位插值模块；
相位插值控制模块：接收计数器模块传来的低4位bit信号，发出相位插值控制信号至相位选择/相位插值模块；
相位选择/相位插值模块：接收第一延迟锁相环模块传来的8相参考时钟信号；接收相位插值控制模块传来的相位选择控制信号，从8相参考时钟信号选择一相需要的采样时钟信号；接收相位插值控制模块传来的相位插值控制信号，对所选的一相需要的采样时钟信号进行相位插值处理，得到相位插值后的采样时钟信号；并将相位插值后的采样时钟信号传输至第二延迟锁相环模块；
第二延迟锁相环模块：接收相位选择/相位插值模块传来的相位插值后的采样时钟信号，将相位插值后的采样时钟信号转换为8相恢复采样时钟信号，并将8相恢复采样时钟信号传输至1/4速率alexander鉴相器模块；
1/4速率alexander鉴相器模块：接收均衡器模块传来的补偿后的串行信号；接收第二延迟锁相环模块传来的8相恢复采样时钟信号；8相恢复采样时钟信号分别对补偿后的串行信号进行相位锁定，生成4路UP信号和4路DN信号的充放电控制信号，并将充放电控制信号发送至电荷泵模块，控制电荷泵模块中电流源对电容充电和放电；相位锁定时，其中4相恢复采样时钟信号的跳变沿与串行信号的跳变沿对齐，其余4相恢复采样时钟信号作为采样时钟，对串行数据进行采样，得到采样串行数据，并将采样串行数据输入至串转并模块；
串转并模块：接收1/4速率alexander鉴相器模块传来的采样串行数据，进行串转并处理后输出至外部MAC；
电荷泵模块：电荷泵模块包括16个电流源，第一电容、第二电容和一个比较器；接收1/4速率alexander鉴相器模块传来的充放电控制信号；控制电流源对第一电容和第二电容分别进行充电和放电；将第一电容压和第二电容的电压值输出至比较器模块；
比较器模块：接收电荷泵模块传来的第一电容压和第二电容的电压值，对第一电容压和第二电容的电压值进行比较，生成高信号或低信号，将高信号或低信号传输至计数器模块。
在上述的一种低采样率的串口通讯时钟数据恢复系统，所述8相参考时钟信号为将312.5MHz的参考时钟信号等间隔延迟8相，相邻相参考时钟信号等间隔延迟角度为45°，8相参考时钟信号角度分别为0°，45°，90°，135°，180°，225°，270°和315°；每相参考时钟均接收312.5MHz的参考时钟信号。
在上述的一种低采样率的串口通讯时钟数据恢复系统，所述8相恢复采样时钟信号为将相位插值后的采样时钟信号等间隔延迟8相，相邻相参考时钟等间隔延迟角度为45°，8相恢复采样时钟信号角度分别为0°，45°，90°，135°，180°，225°，270°和315°；每相参考时钟均接收值与相位插值后的采样时钟信号值相等。
在上述的一种低采样率的串口通讯时钟数据恢复系统，跳变沿与串行信号的跳变沿对齐的4相恢复采样时钟信号信号角度分别0°，90°，180°和270°。
在上述的一种低采样率的串口通讯时钟数据恢复系统，作为采样时钟的4恢复采样时钟信号角度分别45°，135°，225°和315°。
在上述的一种低采样率的串口通讯时钟数据恢复系统，所述1/4速率alexander鉴相器模块包括第一D触发器、第二D触发器、第三D触发器、第四D触发器、第五D触发器、第六D触发器、第七D触发器、第八D触发器、第一异或门、第二异或门、第三异或门、第四异或门、第五异或门、第六异或门、第七异或门和第八异或门；第一D触发器、第二D触发器、第三D触发器、第四D触发器、第五D触发器、第六D触发器、第七D触发器和第八D触发器并联连接；八个D触发器的D端口串联后连接DATA端；第一D触发器的CLK端与CLK0连接、第二D触发器的CLK端与CLK45连接、第三D触发器的CLK端与CLK90连接、第四D触发器的CLK端与CLK135连接、第五D触发器的CLK端与CLK180连接、第六D触发器的CLK端与CLK225连接、第七D触发器的CLK端与CLK270连接、第八D触发器的CLK端与CLK315连接；第一D触发器的Q端与第一异或门和第八异或门连接、第二D触发器的Q端与第一异或门和第二异或门连接、第三D触发器的Q端与第二异或门和第三异或门连接、第四D触发器的Q端与第三异或门和第四异或门连接、第五D触发器的Q端与第四异或门和第五异或门连接、第六D触发器的Q端与第五异或门和第六异或门连接、第七D触发器的Q端与第六异或门和第七异或门连接、第八D触发器的Q端与第七异或门和第八异或门连接。
在上述的一种低采样率的串口通讯时钟数据恢复系统，所述第一异或门输出UP1信号、第二异或门输出DN1信号、第三异或门输出UP2信号、第四异或门输出DN1信号、第五异或门输出UP3信号、第六异或门输出DN3信号、第七异或门输出UP4信号，第八异或门输出DN4信号；共四个UP信号和4个DN信号。
在上述的一种低采样率的串口通讯时钟数据恢复系统，所述电荷泵模块包括16个电流源，第一电容、第二电容和一个比较器；其中8个电流源并联后，一端接地，同时接第一电容和比较器的正端；其余电流源并联后，一端接地，同时接第二电容和比较器的负端。
在上述的一种低采样率的串口通讯时钟数据恢复系统，所述比较器的正端与第一电容连接；比较器的负端与第二电容连接；当第一电容电压值大于等于第二电容电压值时，比较器输出高信号；第一电容电压值小于第二电容电压值时，比较器输出低信号。
在上述的一种低采样率的串口通讯时钟数据恢复系统，所述计数器模块接收比较器模块传来的高信号时计数值加1，接收比较器模块传来的低信号时计数值减1，每当计数器计数值变化时，生成7bit的控制信号。
本发明与现有技术相比具有如下优点：
(1)本发明采用了包括1/4速率alexander鉴相器模块，电荷泵模块，比较器模块，计数器模块，相位选择/相位插值模块和延迟锁相环模块等，其特征在于，先进的、低采样速率的结构实现了串口通讯系统的时钟和数据恢复、低动态功耗，在快速恢复时钟和数据的同时，降低了锁相环的设计难度和整个电路的功耗；
(2)本发明是一种二进制型鉴相器，鉴相输出仅有两种结果状态，反映了输入数据和时钟的相位超前、滞后的关系。采样时钟的速率为数据速率的1/4，采用八路时钟对数据进行采样，降低了提供参考时钟的频率跟踪环路的设计要求；
(3)本发明相位选择是从参考的八相位时钟中直接选取与目标相位最近接的时钟信号，相位插值是对所选择的一相时钟，通过插值操作逐步缩小和目标时钟的相位差。利用可调控的相位选择器、插值器来获得精确相位的时钟信号，得到最佳数据采样时钟。
附图说明
图1为本发明系统总体结构框图；
图2为本发明1/4速率Alexander鉴相器模块示意图；
图3为本发明电荷泵模块示意图；
图4为本发明为本发明的相位选择/相位插值模块原理图。
具体实施方式
下面结合附图和具体实施例对本发明作进一步详细的描述：
如图1所示为系统总体结构框图，由图可知一种低采样率的串口通讯时钟数据恢复系统，其特征在于：包括接收均衡器模块、1/4速率alexander鉴相器模块、串转并模块、电荷泵模块、比较器模块、计数器模块、第一延迟锁相环模块、8相参考时钟模块、相位选择/相位插值模块、第二延迟锁相环模块、相位选择控制模块和相位插值控制模块；
接收均衡器模块：接收外部光电转换模块传来的1.25GHz的串行信号，对串行信号进行补偿，生成补偿后的串行信号；并将补偿后的串行信号传输至1/4速率alexander鉴相器模块；
第一延迟锁相环模块：生成312.5MHz的参考时钟信号，并将参考时钟信号等值转换为8相参考时钟信号，即将312.5MHz的参考时钟信号等间隔延迟8相，相邻相参考时钟信号等间隔延迟角度为45°，8相参考时钟信号角度分别为0°，45°，90°，135°，180°，225°，270°和315°；每相参考时钟均接收312.5MHz的参考时钟信号；并将8相参考时钟信号传输至相位选择/相位插值模块；
计数器模块：接收比较器模块传来的高信号或低信号，对高信号或低信号进行计数并累加，生成7bit的控制信号；输出的7bit的控制信号将高3位bit信号传输至相位选择控制模块；将低4位bit信号传输至相位插值控制模块；
相位选择控制模块：接收计数器模块传来的高3位bit信号，发出相位选择控制信号至相位选择/相位插值模块；
相位插值控制模块：接收计数器模块传来的低4位bit信号，发出相位插值控制信号至相位选择/相位插值模块；
相位选择/相位插值模块：接收第一延迟锁相环模块传来的8相参考时钟信号；接收相位插值控制模块传来的相位选择控制信号，从8相参考时钟信号选择一相需要采样的时钟信号；接收相位插值控制模块传来的相位插值控制信号，对所选的一相需要采样的时钟信号进行相位插值处理，得到相位插值后的采样时钟信号；并将相位插值后的采样时钟信号传输至第二延迟锁相环模块；
第二延迟锁相环模块：接收相位选择/相位插值模块传来的相位插值后的采样时钟信号，将相位插值后的采样时钟信号转换为8相恢复采样时钟信号，即将相位插值后的采样时钟信号等间隔延迟8相，相邻相参考时钟等间隔延迟角度为45°，8相恢复采样时钟信号角度分别为0°，45°，90°，135°，180°，225°，270°和315°；每相参考时钟均接收值与相位插值后的采样时钟信号值相等。并将8相恢复采样时钟信号传输至1/4速率alexander鉴相器模块；
1/4速率alexander鉴相器模块：接收均衡器模块传来的补偿后的串行信号；接收第二延迟锁相环模块传来的8相恢复采样时钟信号；8相恢复采样时钟信号分别对补偿后的串行信号进行相位锁定，生成4路UP信号和4路DN信号的充放电控制信号，并将充放电控制信号发送至电荷泵模块，控制电荷泵模块中电流源对电容充电和放电；相位锁定时，其中4相恢复采样时钟信号的跳变沿与串行信号的跳变沿对齐，跳变沿与串行信号的跳变沿对齐的4相恢复采样时钟信号信号角度分别0°，90°，180°和270°；其余4恢复采样时钟信号作为采样时钟，采样时钟的4恢复采样时钟信号角度分别45°，135°，225°和315°。对串行数据进行采样，得到采样串行数据，并将采样串行数据输入至串转并模块；
串转并模块：接收1/4速率alexander鉴相器模块传来的采样串行数据，进行串转并处理后输出至外部MAC；
电荷泵模块：电荷泵模块包括16个电流源，第一电容、第二电容和一个比较器；接收1/4速率alexander鉴相器模块传来的充放电控制信号；控制电流源对第一电容和第二电容分别进行充电和放电；将第一电容压和第二电容的电压值输出至比较器模块。
比较器模块：接收电荷泵模块传来的第一电容压和第二电容的电压值，对第一电容压和第二电容的电压值进行比较，生成高信号或低信号，将高信号或低信号传输至计数器模块；
如图2所示为1/4速率Alexander鉴相器模块示意图，由图可知，1/4速率alexander鉴相器模块包括第一D触发器、第二D触发器、第三D触发器、第四D触发器、第五D触发器、第六D触发器、第七D触发器、第八D触发器、第一异或门、第二异或门、第三异或门、第四异或门、第五异或门、第六异或门、第七异或门和第八异或门；第一D触发器、第二D触发器、第三D触发器、第四D触发器、第五D触发器、第六D触发器、第七D触发器和第八D触发器并联连接；八个D触发器的D端口串联后连接DATA端；第一D触发器的CLK端与CLK0连接、第二D触发器的CLK端与CLK45连接、第三D触发器的CLK端与CLK90连接、第四D触发器的CLK端与CLK135连接、第五D触发器的CLK端与CLK180连接、第六D触发器的CLK端与CLK225连接、第七D触发器的CLK端与CLK270连接、第八D触发器的CLK端与CLK315连接；第一D触发器的Q端与第一异或门和第八异或门连接、第二D触发器的Q端与第一异或门和第二异或门连接、第三D触发器的Q端与第二异或门和第三异或门连接、第四D触发器的Q端与第三异或门和第四异或门连接、第五D触发器的Q端与第四异或门和第五异或门连接、第六D触发器的Q端与第五异或门和第六异或门连接、第七D触发器的Q端与第六异或门和第七异或门连接、第八D触发器的Q端与第七异或门和第八异或门连接。
第一异或门输出UP1信号、第二异或门输出DN1信号、第三异或门输出UP2信号、第四异或门输出DN1信号、第五异或门输出UP3信号、第六异或门输出DN3信号、第七异或门输出UP4信号，第八异或门输出DN4信号；共四个UP信号和4个DN信号。
如图3所示为电荷泵模块示意图，由图可知，Alexander型鉴相器只能检测出输入数据和时钟的相位差的极性，不能给出幅值上的信息。Alexander型鉴相器的优点是具有数字电路的特征，鉴相增益高，对工艺条件不敏感。1/4速率Alexander型鉴相器比较数据和八相时钟的相位关系，如果数据相位超前于时钟相位，则四个DN信号输出高，四个UP信号为低，比较器正端放电，负端充电，比较结果为0；反之如果数据相位滞后于时钟相位，则四个DN信号为低，四个UP信号为高，比较器正端充电，负端放电，比较结果为1。
电荷泵模块包括16个电流源，第一电容、第二电容和一个比较器；其中8个电流源并联后，一端接地，同时接第一电容和比较器的正端；其余电流源并联后，一端接地，同时接第二电容和比较器的负端。1/4速率alexander鉴相器输出的UP和DN信号控制16组电流源对两个电容进行充电和放电，比较器判断两个电容上电压的高低，输出的信号作为计数器的输入。
比较器的正端与第一电容连接；比较器的负端与第二电容连接；当第一电容电压值大于等于第二电容电压值时，比较器输出高信号；第一电容电压值小于第二电容电压值时，比较器输出低信号。
当计数器模块接收比较器模块传来的高信号时计数器计数值加1，当接收比较器模块传来的低信号时计数器计数值减1，每当计数器计数值变化时生成7bit的控制信号。
如图4所示为相位选择/相位插值模块原理图，由图可知，相位选择是从参考的八相位时钟中直接选取与目标相位最近接的时钟信号，相位插值是对所选择的一相时钟，通过插值操作逐步缩小和目标时钟的相位差。相位插值电路通过逐位改变16bit控制位，来改变相位插值模块输出电流的大小，可以得到插值输出的时钟波形，权重控制位按照温度计码形式从0000 0000 0000 0000变化到1111 1111 1111 1111，产生16个相邻时钟相位的间隔。由于本设计中每条支路导通时产生的电流大小不一，所以当权重系数逐位依次改变时，相邻时钟相位的间隔变化也不是相等的。相位选择/相位插值电路对八相参考时钟进行选择、插值操作输出一对正交时钟进入延迟锁相环，延迟锁相环产生八相时钟分别对输入数据采样。直到八相采用时钟中四相时钟对准数据的跳变沿，则剩下的四相时钟此时肯定对准数据中间，这四相时钟就是所恢复的数据采样时钟。
本发明说明书中未作详细描述的内容属本领域技术人员的公知技术。

Claims (10)

1.一种低采样率的串口通讯时钟数据恢复系统，其特征在于：包括接收均衡器模块、1/4速率alexander鉴相器模块、串转并模块、电荷泵模块、比较器模块、计数器模块、第一延迟锁相环模块、8相参考时钟模块、相位选择/相位插值模块、第二延迟锁相环模块、相位选择控制模块和相位插值控制模块；
接收均衡器模块：接收外部光电转换模块传来的1.25GHz的串行信号，对串行信号进行补偿，生成补偿后的串行信号；并将补偿后的串行信号传输至1/4速率alexander鉴相器模块；
第一延迟锁相环模块：生成312.5MHz的参考时钟信号，并将参考时钟信号等值转换为8相参考时钟信号，并将8相参考时钟信号传输至相位选择/相位插值模块；
计数器模块：接收比较器模块传来的高信号或低信号，对高信号或低信号进行计数并累加，生成7bit的控制信号；输出的7bit的控制信号将高3位bit信号传输至相位选择控制模块；将低4位bit信号传输至相位插值控制模块；
相位选择控制模块：接收计数器模块传来的高3位bit信号，发出相位选择控制信号至相位选择/相位插值模块；
相位插值控制模块：接收计数器模块传来的低4位bit信号，发出相位插值控制信号至相位选择/相位插值模块；
相位选择/相位插值模块：接收第一延迟锁相环模块传来的8相参考时钟信号；接收相位插值控制模块传来的相位选择控制信号，从8相参考时钟信号选择一相需要的采样时钟信号；接收相位插值控制模块传来的相位插值控制信号，对所选的一相需要的采样时钟信号进行相位插值处理，得到相位插值后的采样时钟信号；并将相位插值后的采样时钟信号传输至第二延迟锁相环模块；
第二延迟锁相环模块：接收相位选择/相位插值模块传来的相位插值后的采样时钟信号，将相位插值后的采样时钟信号转换为8相恢复采样时钟信号，并将8相恢复采样时钟信号传输至1/4速率alexander鉴相器模块；
1/4速率alexander鉴相器模块：接收均衡器模块传来的补偿后的串行信号；接收第二延迟锁相环模块传来的8相恢复采样时钟信号；1/4速率alexander鉴相器模块通过8相恢复采样时钟信号分别对补偿后的串行信号进行相位锁定，生成4路UP信号和4路DN信号的充放电控制信号，并将充放电控制信号发送至电荷泵模块，控制电荷泵模块中电流源对电容充电和放电；相位锁定时，其中4相恢复采样时钟信号的跳变沿与串行信号的跳变沿对齐，其余4相恢复采样时钟信号作为采样时钟，对串行数据进行采样，得到采样串行数据，并将采样串行数据输入至串转并模块；
串转并模块：接收1/4速率alexander鉴相器模块传来的采样串行数据，进行串转并处理后输出至外部MAC；
电荷泵模块：电荷泵模块包括16个电流源，第一电容、第二电容和一个比较器；接收1/4速率alexander鉴相器模块传来的充放电控制信号；控制电流源对第一电容和第二电容分别进行充电和放电；将第一电容压和第二电容的电压值输出至比较器模块；
比较器模块：接收电荷泵模块传来的第一电容压和第二电容的电压值，对第一电容压和第二电容的电压值进行比较，生成高信号或低信号，将高信号或低信号传输至计数器模块。
2.根据权利要求1所述的一种低采样率的串口通讯时钟数据恢复系统，其特征在于：所述8相参考时钟信号为将312.5MHz的参考时钟信号等间隔延迟8相，相邻相参考时钟信号等间隔延迟角度为45°，8相参考时钟信号角度分别为0°，45°，90°，135°，180°，225°，270°和315°；每相参考时钟均接收312.5MHz的参考时钟信号。
3.根据权利要求1所述的一种低采样率的串口通讯时钟数据恢复系统，其特征在于：所述8相恢复采样时钟信号为将相位插值后的采样时钟信号等间隔延迟8相，相邻相参考时钟等间隔延迟角度为45°，8相恢复采样时钟信号角度分别为0°，45°，90°，135°，180°，225°，270°和315°；每相参考时钟均接收值与相位插值后的采样时钟信号值相等。
4.根据权利要求1所述的一种低采样率的串口通讯时钟数据恢复系统，其特征在于：跳变沿与串行信号的跳变沿对齐的4相恢复采样时钟信号信号角度分别0°，90°，180°和270°。
5.根据权利要求1所述的一种低采样率的串口通讯时钟数据恢复系统，其特征在于：作为采样时钟的4恢复采样时钟信号角度分别45°，135°，225°和315°。
6.根据权利要求1所述的一种低采样率的串口通讯时钟数据恢复系统，其特征在于：所述1/4速率alexander鉴相器模块包括第一D触发器、第二D触发器、第三D触发器、第四D触发器、第五D触发器、第六D触发器、第七D触发器、第八D触发器、第一异或门、第二异或门、第三异或门、第四异或门、第五异或门、第六异或门、第七异或门和第八异或门；第一D触发器、第二D触发器、第三D触发器、第四D触发器、第五D触发器、第六D触发器、第七D触发器和第八D触发器并联连接；八个D触发器的D端口串联后连接DATA端；第一D触发器的CLK端与CLK0连接、第二D触发器的CLK端与CLK45连接、第三D触发器的CLK端与CLK90连接、第四D触发器的CLK端与CLK135连接、第五D触发器的CLK端与CLK180连接、第六D触发器的CLK端与CLK225连接、第七D触发器的CLK端与CLK270连接、第八D触发器的CLK端与CLK315连接；第一D触发器的Q端与第一异或门和第八异或门连接、第二D触发器的Q端与第一异或门和第二异或门连接、第三D触发器的Q端与第二异或门和第三异或门连接、第四D触发器的Q端与第三异或门和第四异或门连接、第五D触发器的Q端与第四异或门和第五异或门连接、第六D触发器的Q端与第五异或门和第六异或门连接、第七D触发器的Q端与第六异或门和第七异或门连接、第八D触发器的Q端与第七异或门和第八异或门连接。
7.根据权利要求6所述的一种低采样率的串口通讯时钟数据恢复系统，其特征在于：所述第一异或门输出UP1信号、第二异或门输出DN1信号、第三异或门输出UP2信号、第四异或门输出DN1信号、第五异或门输出UP3信号、第六异或门输出DN3信号、第七异或门输出UP4信号，第八异或门输出DN4信号；共四个UP信号和4个DN信号。
8.根据权利要求1所述的一种低采样率的串口通讯时钟数据恢复系统，其特征在于：所述电荷泵模块包括16个电流源，第一电容、第二电容和一个比较器；其中8个电流源并联后，一端接地，同时接第一电容和比较器的正端；其余电流源并联后，一端接地，同时接第二电容和比较器的负端。
9.根据权利要求8所述的一种低采样率的串口通讯时钟数据恢复系统，其特征在于：所述比较器的正端与第一电容连接；比较器的负端与第二电容连接；当第一电容电压值大于等于第二电容电压值时，比较器输出高信号；第一电容电压值小于第二电容电压值时，比较器输出低信号。
10.根据权利要求9所述的一种低采样率的串口通讯时钟数据恢复系统，其特征在于：所述计数器模块接收比较器模块传来的高信号时计数值加1，接收比较器模块传来的低信号时计数值减1，每当计数器计数值变化时，生成7bit的控制信号。
CN201611162280.1A 2016-12-15 2016-12-15 一种低采样率的串口通讯时钟数据恢复系统 Active CN106844253B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201611162280.1A CN106844253B (zh) 2016-12-15 2016-12-15 一种低采样率的串口通讯时钟数据恢复系统

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201611162280.1A CN106844253B (zh) 2016-12-15 2016-12-15 一种低采样率的串口通讯时钟数据恢复系统

Publications (2)

Publication Number Publication Date
CN106844253A CN106844253A (zh) 2017-06-13
CN106844253B true CN106844253B (zh) 2019-07-23

Family

ID=59140559

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201611162280.1A Active CN106844253B (zh) 2016-12-15 2016-12-15 一种低采样率的串口通讯时钟数据恢复系统

Country Status (1)

Country Link
CN (1) CN106844253B (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107508662A (zh) * 2017-09-22 2017-12-22 深圳朗田亩半导体科技有限公司 一种时钟恢复电路及方法
US10038549B1 (en) * 2018-03-14 2018-07-31 Shanghai Zhaoxin Semiconductor Co., Ltd. Clock and data recovery circuit
CN108989143B (zh) * 2018-05-25 2021-11-12 上海华岭集成电路技术股份有限公司 通用半导体高速串行信号自动测试方法
CN109274607B (zh) * 2018-11-09 2020-09-11 国网宁夏电力有限公司电力科学研究院 一种百/千兆自适应光以太网物理层实现电路
CN113162643B (zh) * 2021-03-01 2022-08-09 深圳市国微电子有限公司 时钟恢复电路及接收芯片
CN113472347B (zh) * 2021-07-01 2024-04-05 北京兆芯电子科技有限公司 电子装置以及采样方法
CN113757932B (zh) * 2021-08-27 2022-12-13 Tcl空调器(中山)有限公司 空调通讯故障处理方法、装置、计算机设备及存储介质
CN113886300B (zh) * 2021-09-23 2024-05-03 珠海一微半导体股份有限公司 一种总线接口的时钟数据自适应恢复系统及芯片
CN113886315B (zh) * 2021-09-23 2024-05-03 珠海一微半导体股份有限公司 一种时钟数据恢复系统、芯片及时钟数据恢复方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102751984A (zh) * 2012-06-29 2012-10-24 无锡思泰迪半导体有限公司 一种高速时钟数据恢复系统实现方法及使用该方法的结构
CN105577183A (zh) * 2015-12-11 2016-05-11 中国航空工业集团公司西安航空计算技术研究所 一种双环路电荷泵带宽自适应锁相环
CN106210442A (zh) * 2016-07-08 2016-12-07 成都振芯科技股份有限公司 一种基于多相位锁相环的像素时钟产生电路

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102751984A (zh) * 2012-06-29 2012-10-24 无锡思泰迪半导体有限公司 一种高速时钟数据恢复系统实现方法及使用该方法的结构
CN102751984B (zh) * 2012-06-29 2015-04-22 无锡思泰迪半导体有限公司 一种高速时钟数据恢复系统实现方法及使用该方法的结构
CN105577183A (zh) * 2015-12-11 2016-05-11 中国航空工业集团公司西安航空计算技术研究所 一种双环路电荷泵带宽自适应锁相环
CN106210442A (zh) * 2016-07-08 2016-12-07 成都振芯科技股份有限公司 一种基于多相位锁相环的像素时钟产生电路

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
一种５Ｇｂ／ｓ双信道并行时钟数据恢复电路;李志贞等;《微电子学》;20161031;第46卷(第5期);第599页至第604页
高速ＣＭＯＳ时钟数据恢复电路的设计与仿真;邓军勇等;《微电子学与计算机》;20141130;第56页至第63页

Also Published As

Publication number Publication date
CN106844253A (zh) 2017-06-13

Similar Documents

Publication Publication Date Title
CN106844253B (zh) 一种低采样率的串口通讯时钟数据恢复系统
US11606186B2 (en) High performance phase locked loop
US10965290B2 (en) Phase rotation circuit for eye scope measurements
CN103036670B (zh) 一种时钟恢复电路及并行输出电路
US9300461B2 (en) Reception circuit
CN104363016B (zh) 一种时钟数据恢复电路和时钟数据恢复方法
CN102611440B (zh) 基于门控振荡器的超高速突发模式时钟恢复电路
CN108322214A (zh) 一种无参考时钟输入的时钟和数据恢复电路
CN101789773B (zh) 占空比偏移检测和补偿电路
CN104967445B (zh) 相位检测装置以及相位调整方法
CN116527038A (zh) 数字时钟频率跟踪器、高速串行接口芯片
CN102655450A (zh) 使用具有固定边沿密度的排列图案的频率获取
CN204206158U (zh) 一种时钟数据恢复电路
US6035409A (en) 1000 mb phase picker clock recovery architecture using interleaved phase detectors
CN101232360B (zh) 数据接收装置及方法
CN114142852B (zh) 一种适用于pam4信号的高速突发模式时钟数据恢复电路
CN101873133B (zh) 应用于通信时钟恢复的频率锁定方法及其电学器件结构
CN202586998U (zh) 一种基于fpga的加噪信号同步时钟提取装置
CN103812505A (zh) 位同步锁定检测器
US9054714B2 (en) Clock recovery circuit and clock and data recovery circuit
US8666006B1 (en) Systems and methods for high speed data recovery with free running sampling clock
CN105591649A (zh) 一种基于过采样结构的改进型时钟数据信号恢复电路
CN106788955B (zh) 一种四相位高速码元检测方法
Wang et al. A 12.5 Gbps dual loop quarter rate CDR using lock detecting technique in 55nm CMOS process
CN101577542A (zh) 一种基于开关电容比较电路的时钟恢复方法和电路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant