CN106210442A - 一种基于多相位锁相环的像素时钟产生电路 - Google Patents

Abstract

本发明公开了一种基于多相位锁相环的像素时钟产生电路，包括：多相位锁相环电路，接收晶体时钟，并对所述晶体时钟的时钟频率F_OSC进行N倍频得到压控振荡器的时钟频率F_VCO，并对所述时钟频率F_VCO产生2ⁿ个相位；视频行长度提取电路，利用所述时钟频率F_VCO做触发，实时提取视频图像每一行的视频点数LineLength_VCO；相位转换电路，结合预设的视频点数LineLength_PIX，对视频点数LineLength_VCO进行相位映射；相位累加器，利用接收到的相位时钟做触发，对相位映射后的控制字进行累加更新；多相位时钟选择器，利用累加更新后的控制字进行相位选择，输出对应的相位时钟；时钟分频器，对所述相位时钟进行二分频，输出像素时钟。本发明降低了锁相环的设计难度，提升了整体系统的稳定性。

Description

一种基于多相位锁相环的像素时钟产生电路

技术领域

本发明涉及一种基于多相位锁相环的像素时钟产生电路，特别是涉及到一种基于从外部输入的视频信号而在内部产生与之适应的像素时钟的电路。

背景技术

在视频信号中，无论是NTSC、PAL制式的标清视频，还是目前常用的VGA～UXGA、720p、1080p、2K、4K等高清视频，都需要通过显示设备(如CRT、LCD液晶平板、LED发光二极管、投影仪等)将其显示成人们视觉感官可以识别的图像，这些不同类别的视频信号格式，有其共同的参数：帧频、行频、分辨率、像素时钟频率，国际电信联盟(ITU)以及VESA组织将这些参数值进行了不同的定义，便构成了不同分辨率、不同制式的视频信号。

为了将视频图像正确稳定的显示，视频电路中常常需要产生最为关键的信号：像素时钟，用于各个收发设备之间的视频数据同步处理。一般情况下，像素时钟产生电路通过对锁相环路PLL进行简单的控制，重新生成跳动精度高的时钟步信号，就能够使显示设备按照ITU/VESA标准所规定的方式，正确地显示控制。现有技术中，《一种视频同步像素时钟产生电路》发明专利号201010507051.5已经揭示了一种像素时钟产生电路，如图1所示，类似的，常用的还有如图2所示的电路。这些电路的共同点在于，数字控制信号与锁相环的参考输入构成环路，通过一定的算法产生相位误差，实时动态地调整VCO的控制电压或电流，从而达到控制输出的像素时钟频率。两种类型的控制系统由于要实时动态对VCO进行调整控制，高度地依赖锁相环的性能，尤其是如图2所示的电路，为了显示高分辨率的图像，锁相环将几十KHz至上百KHz行频信号进行倍频，倍频因子N可能高达两千至数千倍，VCO的带宽控制、噪声及抖动控制、稳定性、电源抑制比设计将是一项高度复杂的工程。另外，由于过多引入了模拟电路来构成控制环路，电路对工艺的精度、温漂也提出了更高的要求，不利于电路的移植。

发明内容

本发明的目的在于克服现有技术的不足，提供一种基于多相位锁相环的像素时钟产生电路，解决了现有技术中实时动态调整和控制压控振荡器的设计弊端，降低了锁相环的设计难度，提升了整体系统的稳定性。

本发明的目的是通过以下技术方案来实现的：一种基于多相位锁相环的像素时钟产生电路，包括：多相位锁相环电路，接收晶体时钟，并对所述晶体时钟的时钟频率F_OSC进行N倍频得到压控振荡器的时钟频率F_VCO，并对所述时钟频率F_VCO产生2ⁿ个相位；视频行长度提取电路，利用所述时钟频率F_VCO做触发，实时提取视频图像每一行的视频点数LineLength_VCO；相位转换电路，结合预设的视频点数LineLength_PIX，对视频点数LineLength_VCO进行相位映射；相位累加器，利用接收到的相位时钟做触发，对相位映射后的控制字进行累加更新；多相位时钟选择器，利用累加更新后的控制字进行相位选择，输出对应的相位时钟；时钟分频器，对所述相位时钟进行二分频，输出像素时钟。

所述多相位锁相环电路包括顺次连接的鉴频鉴相器、电荷泵、低通滤波器、压控振荡器和倍频器，倍频器的输出端与鉴频鉴相器的第一输入端连接，鉴频鉴相器的第二输入端接收晶体时钟的时钟频率F_OSC，压控振荡器的另一个输出端输出时钟频率F_VCO。

对所述晶体时钟的时钟频率F_OSC进行N倍频得到压控振荡器的时钟频率F_VCO中，N的值小于16。

对所述时钟频率F_VCO产生的相位的数量为16、32或64。

相位累加器的累加输出数据ACCUM_BUF的位宽为2ⁿ位，所述累加输出数据ACCUM_BUF由n位的整数部分和(2ⁿ-n)位的小数部分组成，相位累加器输出到多相位时钟选择器的控制信号SEL为累加输出数据ACCUM_BUF的整数部分。

本发明的有益效果是：本发明中提供一种基于多相位锁相环的像素时钟产生电路，首先，锁相环采用高精度的晶体时钟做参考，而不是采用行同步信号做参考，因而其输入参考的抖动大大降低；其次，锁相环对参考时钟倍频数低，且无动态实时调整，利于片内集成RC电路，而无需片外RC电路，有利于降低板级系统成本；最后，采用视频行长度映射为相位控制的方式，逻辑门电路规模小，相位反馈速度快，便于快速调整像素时钟频率。

附图说明

图1为现有技术中视频同步像素时钟产生电路的一个示意框图；

图2为现有技术中将复合同步SOG或行同步Hsync直接N倍频产生像素时钟的框图；

图3为本发明的一个实施例的框图；

图4为一张视频图像在二维空间中的显示示意图；

图5为本发明的一个实施例中产生的最大像素时钟波形图；

图6为本发明的一个实施例中产生的最小像素时钟波形图；

图7为本发明的一个实施例中像素时钟曲线图；

图8为本发明中相位累加器的一个实施例的示意图；

图9为本发明的一个实施例中行长度的示意图。

具体实施方式

下面结合附图进一步详细描述本发明的技术方案，但本发明的保护范围不局限于以下所述。

如图3所示，一种基于多相位锁相环的像素时钟产生电路，包括多相位锁相环电路、视频行长度提取电路、相位转换电路、相位累加器、多相位时钟选择器和时钟分频器，所述多相位锁相环电路、多相位时钟选择器和时钟分频器顺次连接，所述视频行长度提取电路、相位转换电路和相位累加器顺次连接，所述多相位锁相环电路的输出端还与视频行长度提取电路的输入端连接，相位累加器的输出端与多相时钟选择器的输入端连接，多相位时钟选择器的输出端还与相位累加器的输入端连接。

如图4所示，图像显示设备自左向右按像素点水平扫描显示一行视频信号，自上向下按视频行垂直扫描显示一场或一帧视频信号，因而图像的刷新频率F_V、行频率F_H、每帧总行数VertLength、每行总点数LineLength_PIX与像素时钟的时钟频率F_PIX存在一定的联系。像素时钟的时钟频率F_PIX也即每秒钟显示设备打印在显示屏幕上的总像素点数量，可用如下公式表示：

F_PIX＝F_V*VertLength*LineLength_PIX

而F_H＝F_V*VertLength

因此：

F_PIX＝F_H*LineLength_PIX。

表1下表列举了常用的视频制式中上述参数的具体值。

表1常用的视频制式中的部分参数值

所述多相位锁相环电路，接收晶体时钟，并对所述晶体时钟的时钟频率F_OSC进行N(一般情况下，N的值小于16)倍频得到压控振荡器的时钟频率F_VCO，并对所述时钟频率F_VCO产生2ⁿ个相位。产生的相位越多，像素时钟的时钟频率精度越高，相应的，多相位锁相环电路的工作频率越高，实现难度越大，功耗越大。根据系统的不同要求，n通常可以设置4、5、6，对应地，时钟频率F_VCO的相位为16、32、64个相位。时钟频率F_VCO的相邻两个相位间的时间间隔为：

$\mathrm{\Δ}=\frac{1}{2^n*F_{VCO}}$

式中：2ⁿ-对所述时钟频率F_VCO产生的相位个数；F_VCO-压控振荡器的时钟频率。

所述多相位锁相环电路包括顺次连接的鉴频鉴相器、电荷泵、低通滤波器、压控振荡器和倍频器，倍频器的输出端与鉴频鉴相器的第一输入端连接，鉴频鉴相器的第二输入端接收晶体时钟的时钟频率F_OSC，压控振荡器的另一个输出端输出时钟频率F_VCO。

所述多相位时钟选择器，利用累加更新后的控制字进行相位选择，输出对应的相位时钟。相位时钟选择器利用相位累加器更新后的控制字重新进行相位选择，并输出相应的相位时钟用于相位累加器的下一次累加。

所述相位累加器，利用接收到的相位时钟做触发，对相位映射后的控制字进行累加更新。

相位累加器每一次累加的步进为ACC_IN，可以理解为每间隔ACC_IN个相位，时钟选择器输出一个相位的时钟沿，用于触发相位累加器进行累加，相应地，这个时钟沿用于时钟分频器进行二分频。因而像素时钟的时钟频率为：

$F_{PIX}=\frac{1}{\mathrm{\Δ}*ACC\_IN}*\frac{1}{2}$

式中：Δ-时钟频率F_VCO的相邻两个相位间的时间间隔；ACC_IN-相位累加器每一次累加的步进。

将Δ的值代入上述算式，可得：

$F_{PIX}=\frac{2^n*F_{VCO}}{2*ACC\_IN}$

为了说明像素时钟的时钟频率F_PIX的频率产生情况，对ACC_IN做举例阐述：若ACC_IN＝1，此时对应时钟频率F_PIX的最大值，如图5所示时钟波形图。若ACC_IN＝2ⁿ，此时对应时钟频率F_PIX的最小值，如图6所示时钟波形图。

因而，时钟频率F_PIX与ACC_IN的关系曲线，如图7所示。

相位累加器的具体结构如图8所示，相位累加器的累加输出数据ACCUM_BUF的位宽为2ⁿ位，所述累加输出数据ACCUM_BUF由n位的整数部分和(2ⁿ-n)位的小数部分组成，相位累加器输出到多相位时钟选择器的控制信号SEL为累加输出数据ACCUM_BUF的整数部分。

所述视频行长度提取电路，利用所述时钟频率F_VCO做触发，实时提取视频图像每一行的视频点数LineLength_VCO。视频行同步信号Hsync在时钟频率F_VCO的触发下，计算每个视频行的长度LineLength_VCO，LineLength_VCO的具体含义如图9所示。在视频信号源及其传输电缆处于恶劣不稳定的环境下，这个LineLength_VCO数值常常会发生抖动，与显示设备需要输出的恒定LineLength_PIX存在一定的差异。通过输入一行视频的时间与输出显示一行视频的时域等效关系，可得：

$\frac{1}{F_{VCO}}*{\mathrm{LineLength}}_{VCO}=\frac{1}{F_{PIX}}*{\mathrm{LineLength}}_{PIX}$

将代入上式，因而：

$ACC\_IN=2^{n-1}*\frac{{\mathrm{LineLength}}_{VCO}}{{\mathrm{LineLength}}_{PIX}}$

所述相位转换电路，结合预设的视频点数LineLength_PIX，对视频点数LineLength_VCO进行相位映射。相位转换电路将ACC_IN的计算结果进行相位转换，产生2ⁿ位的相位控制字送入相位累加器

所述时钟分频器，对所述相位时钟进行二分频，输出像素时钟。

本发明根据视频行同步信号，采用稳定的锁相环时钟计算行长度，结合视频显示标准的理想行长度，计算出相位累加的参数值，通过多相位时钟的累加，再计算出相位时钟选择信号，最后产生符合视频标准规定的像素时钟。由此，使显示设备能够按标准规定的方式，正常输出。

以上所述仅是本发明的优选实施方式，应当理解本发明并非局限于本文所披露的形式，不应看作是对其他实施例的排除，而可用于各种其他组合、修改和环境，并能够在本文所述构想范围内，通过上述教导或相关领域的技术或知识进行改动。而本领域人员所进行的改动和变化不脱离本发明的精神和范围，则都应在本发明所附权利要求的保护范围内。

Claims (5)

1.一种基于多相位锁相环的像素时钟产生电路，其特征在于：包括：

多相位锁相环电路，接收晶体时钟，并对所述晶体时钟的时钟频率F_OSC进行N倍频得到压控振荡器的时钟频率F_VCO，并对所述时钟频率F_VCO产生2ⁿ个相位；

视频行长度提取电路，利用所述时钟频率F_VCO做触发，实时提取视频图像每一行的视频点数LineLength_VCO；

相位转换电路，结合预设的视频点数LineLength_PIX，对视频点数LineLength_VCO进行相位映射；

相位累加器，利用接收到的相位时钟做触发，对相位映射后的控制字进行累加更新；

多相位时钟选择器，利用累加更新后的控制字进行相位选择，输出对应的相位时钟；

时钟分频器，对所述相位时钟进行二分频，输出像素时钟。

2.根据权利要求1所述的一种基于多相位锁相环的像素时钟产生电路，其特征在于：所述多相位锁相环电路包括顺次连接的鉴频鉴相器、电荷泵、低通滤波器、压控振荡器和倍频器，倍频器的输出端与鉴频鉴相器的第一输入端连接，鉴频鉴相器的第二输入端接收晶体时钟的时钟频率F_OSC，压控振荡器的另一个输出端输出时钟频率F_VCO。

3.根据权利要求1所述的一种基于多相位锁相环的像素时钟产生电路，其特征在于：对所述晶体时钟的时钟频率F_OSC进行N倍频得到压控振荡器的时钟频率F_VCO中，N的值小于16。

4.根据权利要求1所述的一种基于多相位锁相环的像素时钟产生电路，其特征在于：对所述时钟频率F_VCO产生的相位的数量为16、32或64。

5.根据权利要求1所述的一种基于多相位锁相环的像素时钟产生电路，其特征在于：相位累加器的累加输出数据ACCUM_BUF的位宽为2ⁿ位，所述累加输出数据ACCUM_BUF由n位的整数部分和(2ⁿ-n)位的小数部分组成，相位累加器输出到多相位时钟选择器的控制信号SEL为累加输出数据ACCUM_BUF的整数部分。