KR100835807B1 - 클럭 절환 회로 - Google Patents

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Abstract

해저드나 듀티비의 붕괴를 발생시키지 않고, 클럭 절환을 행할 수 있는 클럭 절환 회로를 제공한다. 클럭 선택 신호(SEL)를 제1 클럭(CLK1)으로 동기화하는 제1 동기화 회로(1)와, 제1 동기화 회로(1)에 의해 제1 클럭(CLK1)으로 동기화된 클럭 선택 신호(SEL)를 제2 클럭(CLK2)으로 동기화하는 제2 동기화 회로(2)와, 제1 동기화 회로(1)에 의해 제1 클럭(CLK1)에 동기된 클럭 선택 신호(SEL)에 동기하여, 「1」(하이 레벨)을 출력하고, 그 후에, 제2 동기화 회로(2)에 의해 제2 클럭(CLK2)으로 동기화된 클럭 선택 신호(SEL)에 동기하여 제2 클럭(CLK2)을 선택하는 클럭 선택 회로(5)를 구비한다.
동기화, 선택, 클럭 선택, AND 회로, 절환

Description

클럭 절환 회로{CLOCK SWITCHING CIRCUIT}
도 1은 본 발명의 실시 형태에 따른 클럭 절환 회로의 회로도.
도 2는 본 발명의 실시 형태에 따른 클럭 절환 회로의 동작 타이밍도.
도 3은 클럭 선택 회로의 구체적인 회로도.
도 4는 클럭 선택 회로의 구체적인 회로도.
도 5는 클럭 선택 회로의 구체적인 회로도.
도 6은 종래예의 클럭 절환 회로의 동작 타이밍도.
<도면의 주요부분에 대한 간단한 설명>
1 : 제1 동기화 회로
2 : 제2 동기화 회로
3 : 제1 선택 회로
4 : 제2 선택 회로
5 : 클럭 선택 회로
6 : AND 회로
7 : 제3 동기화 회로
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[특허 문헌 2] 일본특허공개공보 제2003-223237호
[특허 문헌 3] 일본특허공개공보 제2003-347931호
[특허 문헌 4] 일본특허공개공보 제2004-54350호
[특허 문헌 5] 일본특허공개공보 제2005-50327호
본 발명은, 상호 비동기이며 또한 주파수가 상이한 제1 및 제2 클럭을 절환하는 클럭 절환 회로에 관한 것이다.
종래의 클럭 절환 회로는, 도 6에 도시한 바와 같이, 제1 클럭(CLK1)과 제2 클럭(CLK2)을 단순히 클럭 선택 신호(SEL)에 응답하여 절환하는 것이었다. 또한, 특허 문헌 1 내지 5와 같은 클럭 절환 회로가 알려져 있다.
그러나, 제1 클럭(CLK1)과 제2 클럭(CLK2)을 단순히 클럭 선택 신호(SEL)에 응답하여 절환하는 회로에서는, 제1 클럭(CLK1)과 제2 클럭(CLK2)이 상호 비동기이며 또한 주파수가 상이한 경우에는, 해저드나 듀티비의 붕괴가 발생하여, 이들 클럭에 의해 동작하는 회로의 오동작을 초래한다. 예를 들면, 플립플롭의 경우에는, 세트 업/홀드 위반 등에 의해, 메타스테이블 상태를 야기할 우려가 있었다.
따라서, 본 발명의 클럭 절환 회로는, 상호 비동기이며 또한 주파수가 상이 한 제1 및 제2 클럭을 절환하는 클럭 절환 회로에서, 클럭 선택 신호를 상기 제1 클럭으로 동기화하는 제1 동기화 회로와, 상기 제1 동기화 회로에 의해 제1 클럭으로 동기화된 클럭 선택 신호를 제2 클럭으로 동기화하는 제2 동기화 회로와, 상기 제1 동기화 회로에 의해 제1 클럭에 동기된 클럭 선택 신호에 동기해서 로우 또는 하이의 레벨을 출력하고, 그 후 상기 제2 동기화 회로에 의해 제2 클럭으로 동기화된 클럭 선택 신호에 동기하여 제2 클럭을 선택하는 클럭 선택 회로를 구비하는 것을 특징으로 하는 것이다.
<실시예>
다음으로, 본 발명의 실시 형태에 따른 클럭 절환 회로에 대하여 도면을 참조하여 설명한다. 도 1은 이 클럭 절환 회로의 회로도이다.
참조 부호 1은 제1 클럭(CLK1)을 동기화의 기준 클럭으로 하는 제1 동기화 회로로서, 직렬 접속된 2개의 플립플롭(FF1, FF2)으로 구성되어 있다. 또한, 참조 부호 2는 제2 클럭(CLK2)을 동기화의 기준 클럭으로 하는 제2 동기화 회로로서, 직렬 접속된 2개의 플립플롭(FF3, FF4)으로 구성되어 있다.
참조 부호 3은 제1 선택 회로로서, 제어 신호(DATA_SEL)에 응답하여, 클럭 선택 신호(SEL)와 제2 동기화 회로(2)의 출력 신호(CLK2_SEL) 중 어느 하나를 선택한다. 즉, 제어 신호(DATA_SEL)가 「0」일 때에는 클럭 선택 신호(SEL)가 선택되고, 제어 제어 신호(DATA_SEL)가 「1」일 때에는 제2 동기화 회로(2)의 출력 신호(CLK2_SEL)가 선택되어, 제1 동기화 회로(1)에 입력된다.
참조 부호 4는 제2 선택 회로로서, 제어 신호(DATA_SEL)에 응답하여, 클럭 선택 신호(SEL)와 제1 동기화 회로(1)의 출력 신호(CLK1_SEL) 중 어느 하나를 선택한다. 즉, 제어 신호(DATA_SEL)가 「1」일 때에는 클럭 선택 신호(SEL)가 선택되고, 제어 신호(DATA_SEL)가 「0」일 때에는 제1 동기화 회로(1)의 출력 신호(CLK1_SEL)가 선택되어, 제2 동기화 회로(2)에 입력된다.
참조 부호 5는 클럭 선택 회로로서, 테스트 신호(TEST)가 단자 a에 입력되고, 제1 동기화 회로(1)의 출력 신호(CLK1_SEL)가 단자 b에 입력되고, 제2 동기화 회로(2)의 출력 신호(CLK2_SEL)가 단자 c에 입력되며, 이들 신호의 논리 상태에 따라서, 도 1의 진리값 표에 따라 출력 신호(CLK_OUT)를 출력한다. 즉, (a, b, c) = (0, 0, 0) 일 때에는, 제1 클럭(CLK1)이 출력되고, (a, b, c) = (0, 0, 1) 또는 (0, 1, 0) 일 때에는, 「1」(하이 레벨 = 전원 전위 Vdd)이 출력되고, (a, b, c) = (0, 1, 1) 일 때에는 제2 클럭(CLK2)이 출력되며, (a, b, c) = (1, x, x) 일 때에는, 스캔 테스트용으로 테스트 클럭(TEST_CLK)이 출력된다. 여기서, x는 「1」과 「0」중 어느 것이어도 된다.
참조 부호 6은, 제1 동기화 회로(1)의 출력 신호(CLK1_SEL)와 제2 동기화 회로(2)의 출력 신호(CLK2_SEL) 양쪽이 동일 레벨로 된 것, 즉, 그 양쪽이 「1」 혹은 「0」으로 된 것을 검출하기 위한 검출 회로이다. 본 실시 형태에서는, 그 검출 회로(6)의 일례로서, 제1 동기화 회로(1)의 출력 신호(CLK1_SEL)와 제2 동기화 회로(2)의 출력 신호(CLK2_SEL) 양쪽이 「1」인 것을 검출하기 위해 AND 회로를 이용하고 있다. 그들 신호 양쪽이 「1」 혹은 「0」 한쪽을 검출하면 되는 것은, 클럭 선택의 천이 상태에서는 클럭 선택 회로(5)의 출력 신호(CLK_OUT)가 「1」 또는 「0」에 고정되므로 후술하는 제3 동기화 회로(7)로 출력이 전파되는 경우가 없기 때문이다.
참조 부호 7은, 클럭 선택 회로(5)에 의해 선택된 제1 클럭(CLK1) 또는 제2 클럭(CLK2)을 동기화의 기준 클럭으로 하는 제3 동기화 회로로서, 직렬 접속된 2개의 플립플롭(FF5, FF6)으로 구성되어 있다. 이 제3 동기화 회로(7)의 출력 신호가 상술한 제1 및 제2 선택 회로(3, 4)의 제어 신호(DATA_SEL)이다. 또한, 제3 동기화 회로(7)의 제어 신호(DATA_SEL)를 수 클럭 사이클 지연시킴으로써, 클럭 선택이 확실하게 완료된 안정 상태에서 제1 및 제2 선택 회로(3, 4)의 제어를 변경시키는 목적도 있다. 이 제어 신호(DATA_SEL)는, 제1 및 제2 선택 회로(3, 4)의 제어 변경과 마찬가지로 클럭 선택 회로(5)에 의해 선택된 제1 클럭(CLK1) 또는 제2 클럭(CLK2)에서 동작하는 후단의 회로를 제어하기 위한 제어 신호로서도 그대로 이용 가능하다.
또한, 제1, 제2 및 제3 동기화 회로(1, 2, 7)는, 메타스테이블 상태를 회피하기 위해 2단 또는 그 이상의 단수의 플립플롭으로 구성되는 것이 바람직하다.
다음으로, 전술한 클럭 절환 회로의 동작에 대해서 도 2를 참조하면서 설명한다. 제1 클럭(CLK1)과 제2 클럭(CLK2)은 상호 비동기이며 또한 주파수가 상이한 것으로 한다. 우선, 클럭 선택 회로(5)에 의해 제1 클럭(CLK1)이 선택되어 있는 상태에서, 제2 클럭(CLK2)을 선택하기 때문에, 클럭 선택 신호(SEL)가 「0」에서 「1」로 천이된다. 이때에는, 제어 신호(DATA_SEL)는 「0」이기 때문에, 제1 선택 회로(3)는 클럭 선택 신호(SEL)를 선택하고, 제2 선택 회로(4)는 제1 동기화 회 로(1)의 출력 신호(CLK1_SEL)를 선택하고 있다.
그러면, 제1 동기화 회로(1)에 의해 클럭 선택 신호(SEL)는 제1 클럭(CLK1)으로 동기화된다(도 2의 1). 그리고, 제1 클럭(CLK1)으로 동기화된 클럭 선택 신호(SEL)의 상승에 동기하여, 클럭 선택 회로(5)는 「1」(하이 레벨 = Vdd)을 출력한다(도 2의 2). 그 후에, 제1 클럭(CLK1)으로 동기화된 클럭 선택 신호(SEL)는, 제1 동기화 회로(1)의 출력 신호(CLK1_SEL)로서, 제2 선택 회로(4)에 의해 선택되어, 제2 동기화 회로(2)에 입력되고, 제2 클럭(CLK2)으로 동기화된다(도 2의 3). 그리고, 이 제2 클럭(CLK2)으로 동기화된 제2 동기화 회로(2)의 출력 신호(CLK2_SEL)의 상승에 동기하여, 클럭 선택 회로(5)는 제2 클럭(CLK2)을 선택해서 출력한다(도 2의 4).
또한, 제2 동기화 회로(2)의 출력 신호(CLK2_SEL)가 「1」로 상승하면, AND 회로(6)의 출력 신호는 「0」에서 「1」로 천이된다. 이 AND 회로(6)의 출력 신호는 제3 동기화 회로(7)에 의해, 제2 클럭(CLK2)으로 동기화된다. 그러면, 제3 동기화 회로(7)의 출력 신호인 제어 신호(DATA_SEL)는 「0」에서 「1」로 천이된다. 이에 따라, 제2 선택 회로(4)는 클럭 선택 신호(SEL)를 선택하고, 제1 선택 회로(3)는 제2 동기화 회로(2)의 출력 신호(CLK2_SEL)를 선택하도록 절환된다(도 2의 5).
그 후에, 클럭 선택 신호(SEL)가 「1」에서 「0」으로 천이된다. 그러면, 제2 동기화 회로(2)에 의해 클럭 선택 신호(SEL)는 제2 클럭(CLK2)으로 동기화된다(도 2의 6). 그리고, 제2 클럭(CLK2)으로 동기화된 클럭 선택 신호(SEL)의 하강 에 동기하여, 클럭 선택 회로(5)는 「1」(하이 레벨 = Vdd)을 출력한다.(도 2의 7) 그 후에, 제2 클럭(CLK2)으로 동기화된 클럭 선택 신호(SEL)는, 제2 동기화 회로(2)의 출력 신호(CLK2_SEL)로서, 제1 선택 회로(3)에 의해 선택되어, 제1 동기화 회로(1)에 입력되고, 제1 클럭(CLK1)으로 동기화된다(도 2의 8). 그리고, 이 제1 클럭(CLK1)으로 동기화된 제1 동기화 회로(1)의 출력 신호(CLK1_SEL)의 하강에 동기하여, 클럭 선택 회로(5)는 제1 클럭(CLK1)을 선택해서 출력한다(도 2의 9).
또한, 제2 동기화 회로(2)의 출력 신호(CLK2_SEL)가 「0」으로 하강하면, AND 회로(6)의 출력 신호는 「1」에서 「0」으로 천이된다. 이 AND 회로(6)의 출력 신호는 제3 동기화 회로(7)에 의해, 제1 클럭(CLK1)으로 동기화된다. 그러면, 제3 동기화 회로(7)의 출력 신호인 제어 신호(DATA_SEL)는 「1」에서 「0」으로 천이된다. 이에 따라, 제1 선택 회로(3)는 클럭 선택 신호(SEL)를 선택하고, 제2 선택 회로(4)는 제1 동기화 회로(1)의 출력 신호(CLK1_SEL)를 선택하도록 절환된다(도 2의 10).
이와 같이 하여, 클럭 선택 신호(SEL)를 클럭 선택 회로(5)에 의해 선택되어 있는 클럭으로 동기화함으로써, 선택 신호(SEL)가 비동기이었던 경우에도, 해저드나 듀티비의 붕괴가 발생하지 않는 타이밍에서, 「0」 혹은 「1」의 클럭 정지 상태로의 절환이 가능하고, 또한 선택되어 있는 클럭으로 동기화된 클럭 선택 신호(SEL)를 추가로 비선택측의 클럭으로 동기화함으로써, 해저드나 듀티비의 붕괴가 발생하지 않는 타이밍에서, 클럭의 정지 상태로부터 선택 클럭의 출력 상태로의 절환이 가능하다.
클럭 선택 회로(5)의 구체적인 회로예를 도 3, 도 4, 도 5에 도시한다. 단, 도 5에 도시하는 회로에 대해서는, (a, b, c)=(0, 0, 1)일 때, 클럭 선택 회로(5)의 출력(CLK_OUT)은 도 1의 진리값 표와 일치하지 않지만, 본 실시 형태에서는 도 2로부터 알 수 있는 바와 같이, (a, b, c)=(0, 0, 1)로 되는 경우는 없으므로, 실질적으로 도 5의 회로는 다른 회로와 마찬가지로 기능한다. 이 회로예와 같이 구성함으로써, 제1 동기화 회로(1)의 출력 신호(CLK1_SEL)와 제2 동기화 회로(2)의 출력 신호(CLK2_SEL)가, 제1 및 제2 클럭(CLK1, CLK2)의 클럭 선택 논리에 양쪽 모두 반영되어, 클럭 선택 회로(5)에서 해저드 등이 발생하는 것을 방지할 수 있다.
본 발명의 클럭 절환 회로에 의하면, 회로의 오동작의 원인으로 되는 해저드나 듀티비의 붕괴를 발생시키지 않고, 클럭 절환을 행할 수 있다.

Claims (8)

  1. 상호 비동기이며 또한 주파수가 상이한 제1 및 제2 클럭을 절환하는 클럭 절환 회로로서,
    클럭 선택 신호를 상기 제1 클럭으로 동기화하는 제1 동기화 회로와,
    상기 제1 동기화 회로에 의해 제1 클럭으로 동기화된 클럭 선택 신호를 제2 클럭으로 동기화하는 제2 동기화 회로와,
    상기 제1 동기화 회로에 의해 제1 클럭으로 동기화된 클럭 선택 신호에 동기해서 로우 또는 하이의 레벨을 출력하고, 그 후 상기 제2 동기화 회로에 의해 제2 클럭으로 동기화된 클럭 선택 신호에 동기해서 제2 클럭을 선택하는 클럭 선택 회로
    를 구비하는 것을 특징으로 하는 클럭 절환 회로.
  2. 상호 비동기이며 또한 주파수가 상이한 제1 및 제2 클럭 중 어느 하나를 선택하도록 하는 값을 갖는 클럭 선택 신호에 의해, 상기 제1 및 제2 클럭을 절환하는 클럭 절환 회로로서,
    클럭 선택 신호 또는 상기 제2 클럭으로 동기화된 클럭 선택 신호를 제1 클럭으로 동기화하는 제1 동기화 회로와,
    클럭 선택 신호 또는 상기 제1 클럭으로 동기화된 클럭 선택 신호를 제2 클럭으로 동기화하는 제2 동기화 회로와,
    클럭 선택 신호가 제2 클럭을 선택하도록 변화한 때에는, 상기 제1 동기화 회로에 의해 제1 클럭에 동기된 클럭 선택 신호에 동기해서 로우 또는 하이의 레벨을 출력하고, 그 후 상기 제2 동기화 회로에 의해 제2 클럭으로 동기화된 클럭 선택 신호에 동기해서 제2 클럭을 선택함과 함께, 클럭 선택 신호가 제1 클럭을 선택하도록 변화한 때에는, 상기 제2 동기화 회로에 의해 제2 클럭으로 동기화된 클럭 선택 신호에 동기해서 로우 또는 하이의 레벨을 출력하고, 그 후 상기 제1 동기화 회로에 의해 제1 클럭으로 동기화된 클럭 선택 신호에 동기해서 제1 클럭을 선택하는 클럭 선택 회로
    를 구비하는 것을 특징으로 하는 클럭 절환 회로.
  3. 제2항에 있어서,
    클럭 선택 신호 또는 상기 제2 동기화 회로에 의해 제2 클럭으로 동기화된 클럭 선택 신호를 선택하여, 상기 제1 동기화 회로에 입력하는 제1 선택 회로와,
    클럭 선택 신호 또는 상기 제1 동기화 회로에 의해 제1 클럭으로 동기화된 클럭 선택 신호를 선택하여, 상기 제2 동기화 회로에 입력하는 제2 선택 회로
    를 구비하는 것을 특징으로 하는 클럭 절환 회로.
  4. 제3항에 있어서,
    상기 제1 동기화 회로의 출력 신호와 상기 제2 동기화 회로의 출력 신호가 동일 레벨로 된 것을 검출하는 검출 회로와,
    이 검출 회로의 출력 신호를 상기 클럭 선택 회로에 의해 선택된 제1 클럭 또는 제2 클럭에 동기시키는 제3 동기화 회로
    를 구비하고,
    상기 제3 동기화 회로의 출력 신호에 의해 상기 제1 및 제2 선택 회로를 제어한 것을 특징으로 하는 클럭 절환 회로.
  5. 제4항에 있어서,
    상기 제1, 제2 및 제3 동기화 회로는, 2단 이상의 플립플롭으로 구성되어 있는 것을 특징으로 하는 클럭 절환 회로.
  6. 제1항에 있어서,
    상기 클럭 선택 회로에는 테스트 클럭이 입력되고, 테스트 신호에 응답하여 상기 테스트 클럭을 출력하는 것을 특징으로 하는 클럭 절환 회로.
  7. 제2항에 있어서,
    상기 클럭 선택 회로에는 테스트 클럭이 입력되고, 테스트 신호에 응답하여 상기 테스트 클럭을 출력하는 것을 특징으로 하는 클럭 절환 회로.
  8. 제2항에 있어서,
    상기 제1 및 제2 동기화 회로는, 2단 이상의 플립플롭으로 구성되어 있는 것을 특징으로 하는 클럭 절환 회로.
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