JP2000022507A - クロック信号切り換え装置 - Google Patents
クロック信号切り換え装置Info
- Publication number
- JP2000022507A JP2000022507A JP10182803A JP18280398A JP2000022507A JP 2000022507 A JP2000022507 A JP 2000022507A JP 10182803 A JP10182803 A JP 10182803A JP 18280398 A JP18280398 A JP 18280398A JP 2000022507 A JP2000022507 A JP 2000022507A
- Authority
- JP
- Japan
- Prior art keywords
- clock signal
- frequency
- signal
- output
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】
【課題】 クロック信号切り換え装置において、ハザー
ドを発生させることなく、出力信号をクロック信号また
はその１／２分周クロック信号に切り換えること。 【解決手段】 クロック信号切り換え装置１では、Ｄ型
フリップフロップ２で原クロック信号ＣＬＫの１／２分
周クロック信号Ｑ１を生成する。また、Ｄ型フリップフ
ロップ７でそのクロック信号Ｑ１に対して位相が９０度
ずれた１／２分周クロック信号Ｑ３を生成する。この１
／２分周クロック信号Ｑ３は、Ｄ型フリップフロップ３
で原クロック信号ＣＬＫに同期化させた信号Ｑ２の論理
状態が高レベルになっている場合にのみ出力される。従
って、信号Ｑ２の論理状態を変えるだけで、論理回路５
から原クロック信号ＣＬＫ１と１／２分周クロック信号
ＣＬＫ（１／２）を選択的に出力させることができる。
また、ハザードを発生させることなく、それらの信号の
切り換えを行える。
ドを発生させることなく、出力信号をクロック信号また
はその１／２分周クロック信号に切り換えること。 【解決手段】 クロック信号切り換え装置１では、Ｄ型
フリップフロップ２で原クロック信号ＣＬＫの１／２分
周クロック信号Ｑ１を生成する。また、Ｄ型フリップフ
ロップ７でそのクロック信号Ｑ１に対して位相が９０度
ずれた１／２分周クロック信号Ｑ３を生成する。この１
／２分周クロック信号Ｑ３は、Ｄ型フリップフロップ３
で原クロック信号ＣＬＫに同期化させた信号Ｑ２の論理
状態が高レベルになっている場合にのみ出力される。従
って、信号Ｑ２の論理状態を変えるだけで、論理回路５
から原クロック信号ＣＬＫ１と１／２分周クロック信号
ＣＬＫ（１／２）を選択的に出力させることができる。
また、ハザードを発生させることなく、それらの信号の
切り換えを行える。
Description
【０００１】
【発明の属する技術分野】本発明は、選択信号の論理状
態に基づき、クロック信号と、このクロック信号を１／
２分周した１／２分周クロック信号のいずれかの信号を
選択的に出力するクロック信号切り換え装置に関するも
のである。
態に基づき、クロック信号と、このクロック信号を１／
２分周した１／２分周クロック信号のいずれかの信号を
選択的に出力するクロック信号切り換え装置に関するも
のである。
【０００２】
【従来の技術】クロック信号切り換え装置として、選択
信号の論理状態に基づいて、原クロック信号と、原クロ
ック信号を１／２分周した１／２分周クロック信号のい
ずれかの信号を選択的に出力する装置が知られている。
信号の論理状態に基づいて、原クロック信号と、原クロ
ック信号を１／２分周した１／２分周クロック信号のい
ずれかの信号を選択的に出力する装置が知られている。
【０００３】図３は従来のクロック信号切り換え装置の
ブロック図である。また、図４はクロック信号切り換え
装置１００の基本動作を示すタイミングチャートであ
る。クロック信号切り換え装置１００は、Ｄ型フリップ
フロップ１１０およびセレクタ１２０から構成されてい
る。セレクタ１２０は、２つのアンド回路１２１、１２
２と、これらのアンド回路１２１、１２２の出力信号Ｔ
１０、Ｔ１１が入力されるオア回路１２３を備えてい
る。
ブロック図である。また、図４はクロック信号切り換え
装置１００の基本動作を示すタイミングチャートであ
る。クロック信号切り換え装置１００は、Ｄ型フリップ
フロップ１１０およびセレクタ１２０から構成されてい
る。セレクタ１２０は、２つのアンド回路１２１、１２
２と、これらのアンド回路１２１、１２２の出力信号Ｔ
１０、Ｔ１１が入力されるオア回路１２３を備えてい
る。
【０００４】外部から入力された原クロック信号ＣＬＫ
はＤ型フリップフロップ１１０のクロック入力端子ＣＫ
に入力され、当該Ｄ型フリップフロップ１１０で１／２
分周される。すなわち、Ｄ型フリップフロップ１１０の
正転出力端子Ｑからは原クロック信号ＣＬＫを１／２分
周した１／２分周クロック信号ＣＬＫ（１／２）が出力
される。
はＤ型フリップフロップ１１０のクロック入力端子ＣＫ
に入力され、当該Ｄ型フリップフロップ１１０で１／２
分周される。すなわち、Ｄ型フリップフロップ１１０の
正転出力端子Ｑからは原クロック信号ＣＬＫを１／２分
周した１／２分周クロック信号ＣＬＫ（１／２）が出力
される。
【０００５】セレクタ１２０では、原クロック信号ＣＬ
Ｋと選択信号ＳＥＬをアンド回路１２２で演算する。ま
た、セレクタ１２０では、Ｄ型フリップフロップ１１０
から出力された１／２分周クロック信号ＣＬＫ（１／
２）と選択信号ＳＥＬの反転信号をアンド回路１２１で
演算する。各アンド回路１２１、１２２の出力信号Ｔ１
０、Ｔ１１は、オア回路１２３で演算されて出力信号Ｏ
ＵＴとして出力される。ここで、選択信号ＳＥＬの論理
状態が高レベルに保持されているときは、アンド回路１
２２の出力信号Ｔ１１として原クロック信号ＣＬＫが出
力される。これに対して、アンド回路１２１に入力され
ている１／２分周クロック信号ＣＬＫ（１／２）は、そ
の出力信号Ｔ１０として出力されない。このため、オア
回路１２３からは原クロック信号ＣＬＫが出力される。
Ｋと選択信号ＳＥＬをアンド回路１２２で演算する。ま
た、セレクタ１２０では、Ｄ型フリップフロップ１１０
から出力された１／２分周クロック信号ＣＬＫ（１／
２）と選択信号ＳＥＬの反転信号をアンド回路１２１で
演算する。各アンド回路１２１、１２２の出力信号Ｔ１
０、Ｔ１１は、オア回路１２３で演算されて出力信号Ｏ
ＵＴとして出力される。ここで、選択信号ＳＥＬの論理
状態が高レベルに保持されているときは、アンド回路１
２２の出力信号Ｔ１１として原クロック信号ＣＬＫが出
力される。これに対して、アンド回路１２１に入力され
ている１／２分周クロック信号ＣＬＫ（１／２）は、そ
の出力信号Ｔ１０として出力されない。このため、オア
回路１２３からは原クロック信号ＣＬＫが出力される。
【０００６】一方、選択信号ＳＥＬの論理状態が低レベ
ル状態に切り換わると、アンド回路１２２が閉じ、アン
ド回路１２１が開く。このため、アンド回路１２１から
出力された１／２分周クロック信号ＣＬＫ（１／２）の
みがオア回路１２３を介して出力される。
ル状態に切り換わると、アンド回路１２２が閉じ、アン
ド回路１２１が開く。このため、アンド回路１２１から
出力された１／２分周クロック信号ＣＬＫ（１／２）の
みがオア回路１２３を介して出力される。
【０００７】このように、クロック信号切り換え装置１
００では、選択信号ＳＥＬの論理状態に基づき、原クロ
ック信号ＣＬＫと１／２分周クロック信号ＣＬＫ（１／
２）のいずれかの信号が選択的に出力される。
００では、選択信号ＳＥＬの論理状態に基づき、原クロ
ック信号ＣＬＫと１／２分周クロック信号ＣＬＫ（１／
２）のいずれかの信号が選択的に出力される。
【０００８】
【発明が解決しようとする課題】ここで、選択信号ＳＥ
Ｌの切り換わりが、原クロック信号ＣＬＫの立ち上が
り、立ち下がりに一致しない場合がある。この場合、出
力されるクロック信号にパルス状のノイズ、いわゆるハ
ザードが発生する恐れがある。
Ｌの切り換わりが、原クロック信号ＣＬＫの立ち上が
り、立ち下がりに一致しない場合がある。この場合、出
力されるクロック信号にパルス状のノイズ、いわゆるハ
ザードが発生する恐れがある。
【０００９】例えば、図４に示すように、時点ｔ９０に
立ち上がった原クロック信号ＣＬＫが立ち下がる前の時
点ｔ１００において、選択信号ＳＥＬの論理状態が高レ
ベルから低レベルに切り換わると、この切り換わりのタ
イミングで、オア回路１２３から出力されるクロック信
号が切り換わる。この切り換わりに伴って、オア回路１
２３から出力されている原クロック信号ＣＬＫの論理状
態は強制的に高レベルから低レベルに移行する。この結
果、出力信号ＯＵＴにハザード１３０が発生してしま
う。このハザード１３０は電子機器を誤動作させる原因
となる。
立ち上がった原クロック信号ＣＬＫが立ち下がる前の時
点ｔ１００において、選択信号ＳＥＬの論理状態が高レ
ベルから低レベルに切り換わると、この切り換わりのタ
イミングで、オア回路１２３から出力されるクロック信
号が切り換わる。この切り換わりに伴って、オア回路１
２３から出力されている原クロック信号ＣＬＫの論理状
態は強制的に高レベルから低レベルに移行する。この結
果、出力信号ＯＵＴにハザード１３０が発生してしま
う。このハザード１３０は電子機器を誤動作させる原因
となる。
【００１０】本発明の課題は、上記の点に鑑みて、選択
信号の論理状態に基づき、クロック信号と、そのクロッ
ク信号の１／２分周クロック信号を切り換えて出力する
クロック信号切り換え装置において、クロック信号の切
り換え時にハザードが発生するのを防止可能な構成を提
案することにある。
信号の論理状態に基づき、クロック信号と、そのクロッ
ク信号の１／２分周クロック信号を切り換えて出力する
クロック信号切り換え装置において、クロック信号の切
り換え時にハザードが発生するのを防止可能な構成を提
案することにある。
【００１１】
【課題を解決するための手段】上記の課題を解決するた
め、本発明は、選択信号の論理状態に基づき、クロック
信号と、このクロック信号を１／２分周した１／２分周
クロック信号のいずれかの信号を選択的に出力するクロ
ック信号切り換え装置において、次の構成を採用する。
め、本発明は、選択信号の論理状態に基づき、クロック
信号と、このクロック信号を１／２分周した１／２分周
クロック信号のいずれかの信号を選択的に出力するクロ
ック信号切り換え装置において、次の構成を採用する。
【００１２】原クロック信号を１／２分周して第１の１
／２分周クロック信号を生成する分周回路と、前記選択
信号の論理レベルの反転時点を前記原クロック信号に同
期化させる同期化回路と、前記同期化回路の出力信号が
いずれか一方の論理状態にある場合にのみ、前記第１の
１／２分周クロック信号に基づき、当該１／２分周クロ
ック信号とは位相が９０度ずれた第２の１／２分周クロ
ック信号を生成するクロック信号生成回路と、前記第１
および第２の１／２分周クロック信号の排他的論理和を
クロック信号として出力する論理回路とを有する構成と
する。
／２分周クロック信号を生成する分周回路と、前記選択
信号の論理レベルの反転時点を前記原クロック信号に同
期化させる同期化回路と、前記同期化回路の出力信号が
いずれか一方の論理状態にある場合にのみ、前記第１の
１／２分周クロック信号に基づき、当該１／２分周クロ
ック信号とは位相が９０度ずれた第２の１／２分周クロ
ック信号を生成するクロック信号生成回路と、前記第１
および第２の１／２分周クロック信号の排他的論理和を
クロック信号として出力する論理回路とを有する構成と
する。
【００１３】本発明のクロック信号切り換え装置では、
第１および第２の１／２分周クロック信号の位相は相互
に９０度ずれている。このため、クロック信号生成回路
から第２の１／２分周クロック信号が出力されていると
きは、論理回路から出力されるクロック信号は、原クロ
ック信号と同一周波数のクロック信号になる。一方、ク
ロック信号生成回路から第２の１／２分周クロック信号
が出力されていないときは、論理回路から出力されるク
ロック信号は１／２分周クロック信号（第１の１／２分
周クロック信号）になる。
第１および第２の１／２分周クロック信号の位相は相互
に９０度ずれている。このため、クロック信号生成回路
から第２の１／２分周クロック信号が出力されていると
きは、論理回路から出力されるクロック信号は、原クロ
ック信号と同一周波数のクロック信号になる。一方、ク
ロック信号生成回路から第２の１／２分周クロック信号
が出力されていないときは、論理回路から出力されるク
ロック信号は１／２分周クロック信号（第１の１／２分
周クロック信号）になる。
【００１４】また、本発明のクロック信号切り換え装置
では、論理回路から出力されるクロック信号の切り換え
は、同期化回路の出力信号の論理状態に基づいて、クロ
ック信号生成回路から第２の１／２分周クロック信号を
出力させるか否かで行われる。
では、論理回路から出力されるクロック信号の切り換え
は、同期化回路の出力信号の論理状態に基づいて、クロ
ック信号生成回路から第２の１／２分周クロック信号を
出力させるか否かで行われる。
【００１５】ここで、この同期化回路の出力信号は、選
択信号の論理レベルの反転時点を原クロック信号に同期
化した信号である。一方、第２の１／２分周クロック信
号は、第１の１／２分周クロック信号に基づいて生成し
た信号である。この第１の１／２分周クロック信号は原
クロック信号に基づいて生成した信号であるので、第２
の１／２分周クロック信号も、前記出力信号と同様に、
原クロック信号に同期化した信号である。このように、
同期化回路の出力信号と第２の１／２分周クロック信号
は共に原クロック信号に同期化した信号であるので、そ
の出力信号の論理状態の変化に伴って、第２の１／２分
周クロック信号の論理状態が高レベルに保持されている
期間中に、その論理状態が強制的に低レベルに移行され
てしまうことはない。この結果、ハザードを発生させる
ことなく、クロック信号の切り換えを行うことできる。
択信号の論理レベルの反転時点を原クロック信号に同期
化した信号である。一方、第２の１／２分周クロック信
号は、第１の１／２分周クロック信号に基づいて生成し
た信号である。この第１の１／２分周クロック信号は原
クロック信号に基づいて生成した信号であるので、第２
の１／２分周クロック信号も、前記出力信号と同様に、
原クロック信号に同期化した信号である。このように、
同期化回路の出力信号と第２の１／２分周クロック信号
は共に原クロック信号に同期化した信号であるので、そ
の出力信号の論理状態の変化に伴って、第２の１／２分
周クロック信号の論理状態が高レベルに保持されている
期間中に、その論理状態が強制的に低レベルに移行され
てしまうことはない。この結果、ハザードを発生させる
ことなく、クロック信号の切り換えを行うことできる。
【００１６】前記同期化回路はＤ型フリップフロップと
することができる。Ｄ型フリップフロップを用いる場合
は、そのデータ入力端子に前記選択信号を入力し、クロ
ック入力端子に前記原クロック信号を入力すれば、正転
出力端子から論理レベルの反転時点が前記原クロック信
号に同期化した前記選択信号を出力させることができ
る。
することができる。Ｄ型フリップフロップを用いる場合
は、そのデータ入力端子に前記選択信号を入力し、クロ
ック入力端子に前記原クロック信号を入力すれば、正転
出力端子から論理レベルの反転時点が前記原クロック信
号に同期化した前記選択信号を出力させることができ
る。
【００１７】ここで、分周回路としては、前記原クロッ
ク信号の立ち上がりあるいは立ち下がりのタイミングに
基づき前記第１の１／２分周クロック信号を生成するも
のを採用できる。また、クロック信号生成回路として
は、アンド回路と、Ｄ型フリップフロップを備えたもの
を採用できる。
ク信号の立ち上がりあるいは立ち下がりのタイミングに
基づき前記第１の１／２分周クロック信号を生成するも
のを採用できる。また、クロック信号生成回路として
は、アンド回路と、Ｄ型フリップフロップを備えたもの
を採用できる。
【００１８】このようなクロック信号生成回路とした場
合は、アンド回路に前記第１の１／２分周クロック信号
および前記同期化された選択信号を入力する。また、Ｄ
型フリップフロップのデータ入力端子に、前記アンド回
路の出力信号を入力し、そのクロック入力端子に前記原
クロック信号の反転信号を入力すれば、その正転出力端
子から前記第２の１／２分周クロック信号を出力させる
ことができる。
合は、アンド回路に前記第１の１／２分周クロック信号
および前記同期化された選択信号を入力する。また、Ｄ
型フリップフロップのデータ入力端子に、前記アンド回
路の出力信号を入力し、そのクロック入力端子に前記原
クロック信号の反転信号を入力すれば、その正転出力端
子から前記第２の１／２分周クロック信号を出力させる
ことができる。
【００１９】
【発明の実施の形態】以下に図面を参照して本発明を適
用したクロック信号切り換え装置を説明する。図１はク
ロック信号切り換え装置のブロック図、図２はクロック
信号切り換え装置の基本動作を示すタイミングチャート
である。なお、図２のタイミングチャートでは、各回路
での信号伝搬遅延も考慮して信号の立ち上がり、立ち下
がりを図示している。
用したクロック信号切り換え装置を説明する。図１はク
ロック信号切り換え装置のブロック図、図２はクロック
信号切り換え装置の基本動作を示すタイミングチャート
である。なお、図２のタイミングチャートでは、各回路
での信号伝搬遅延も考慮して信号の立ち上がり、立ち下
がりを図示している。
【００２０】クロック信号切り換え装置１は、選択信号
ＳＥＬの論理状態に応じて、原クロック信号ＣＬＫ１
と、この原クロック信号ＣＬＫ１を１／２分周した１／
２分周クロック信号ＣＬＫ（１／２）のいずれかの信号
を選択的に出力する装置である。
ＳＥＬの論理状態に応じて、原クロック信号ＣＬＫ１
と、この原クロック信号ＣＬＫ１を１／２分周した１／
２分周クロック信号ＣＬＫ（１／２）のいずれかの信号
を選択的に出力する装置である。
【００２１】このクロック信号切り換え装置１は、外部
から入力される原クロック信号ＣＬＫを１／２分周して
第１の１／２分周クロック信号Ｑ１を生成する分周回路
２と、外部から入力される選択信号ＳＥＬの論理レベル
の反転時点を原クロック信号ＣＬＫに同期化させる同期
化回路３と、この同期化回路３の出力信号Ｑ２がいずれ
か一方の論理状態にある場合にのみ、第１の１／２分周
クロック信号Ｑ１に基づき、この１／２分周クロック信
号Ｑ１とは位相が９０度異なる第２の１／２分周信号Ｑ
３を生成するクロック信号生成回路４と、第１および第
２の１／２分周クロック信号Ｑ１およびＱ２の排他的論
理和を出力信号ＯＵＴとして出力する論理回路（ＥＸ−
ＯＲ回路）５とを有している。
から入力される原クロック信号ＣＬＫを１／２分周して
第１の１／２分周クロック信号Ｑ１を生成する分周回路
２と、外部から入力される選択信号ＳＥＬの論理レベル
の反転時点を原クロック信号ＣＬＫに同期化させる同期
化回路３と、この同期化回路３の出力信号Ｑ２がいずれ
か一方の論理状態にある場合にのみ、第１の１／２分周
クロック信号Ｑ１に基づき、この１／２分周クロック信
号Ｑ１とは位相が９０度異なる第２の１／２分周信号Ｑ
３を生成するクロック信号生成回路４と、第１および第
２の１／２分周クロック信号Ｑ１およびＱ２の排他的論
理和を出力信号ＯＵＴとして出力する論理回路（ＥＸ−
ＯＲ回路）５とを有している。
【００２２】分周回路２および同期化回路３は、共に単
独のＤ型フリップフロップ（Ｄ−Ｆ／Ｆ１，Ｄ−Ｆ／Ｆ
２）から構成されている。クロック信号生成回路４はア
ンド回路６およびＤフリップフロップ７（Ｄ−Ｆ／Ｆ
３）から構成されている。
独のＤ型フリップフロップ（Ｄ−Ｆ／Ｆ１，Ｄ−Ｆ／Ｆ
２）から構成されている。クロック信号生成回路４はア
ンド回路６およびＤフリップフロップ７（Ｄ−Ｆ／Ｆ
３）から構成されている。
【００２３】クロック信号切り換え装置１において、外
部から入力された原クロック信号ＣＬＫおよび選択信号
ＳＥＬのうち、原クロック信号ＣＬＫは、分周回路であ
るＤ型フリップフロップ２のクロック入力端子ＣＫ１に
入力される。Ｄ型フリップフロップ２では、反転出力端
子／Ｑ１とデータ入力端子Ｄ１がバイパスされている。
このため、その正転出力端子Ｑ１から出力される信号Ｑ
１の論理状態は、原クロック信号ＣＬＫの立ち上がりの
タイミングで低レベルから高レベル、または高レベルか
ら低レベルに変化する。すなわち、Ｄ型フリップフロッ
プ２の正転出力端子Ｑ１からは原クロック信号ＣＬＫを
１／２分周した第１の１／２分周クロック信号Ｑ１が出
力される。ここで、クロック信号切り換え装置１に入力
された原クロック信号ＣＬＫは、同期化回路であるＤ型
フリップフロップ３のクロック入力端子ＣＫ２にも入力
される。また、クロック信号生成回路４のＤ型フリップ
フロップ７のクロック入力端子／ＣＫ３に原クロック信
号ＣＬＫの反転信号が入力される。選択信号ＳＥＬはＤ
型フリップフロップ３のデータ入力端子Ｄ２に入力され
る。
部から入力された原クロック信号ＣＬＫおよび選択信号
ＳＥＬのうち、原クロック信号ＣＬＫは、分周回路であ
るＤ型フリップフロップ２のクロック入力端子ＣＫ１に
入力される。Ｄ型フリップフロップ２では、反転出力端
子／Ｑ１とデータ入力端子Ｄ１がバイパスされている。
このため、その正転出力端子Ｑ１から出力される信号Ｑ
１の論理状態は、原クロック信号ＣＬＫの立ち上がりの
タイミングで低レベルから高レベル、または高レベルか
ら低レベルに変化する。すなわち、Ｄ型フリップフロッ
プ２の正転出力端子Ｑ１からは原クロック信号ＣＬＫを
１／２分周した第１の１／２分周クロック信号Ｑ１が出
力される。ここで、クロック信号切り換え装置１に入力
された原クロック信号ＣＬＫは、同期化回路であるＤ型
フリップフロップ３のクロック入力端子ＣＫ２にも入力
される。また、クロック信号生成回路４のＤ型フリップ
フロップ７のクロック入力端子／ＣＫ３に原クロック信
号ＣＬＫの反転信号が入力される。選択信号ＳＥＬはＤ
型フリップフロップ３のデータ入力端子Ｄ２に入力され
る。
【００２４】以下では、選択信号ＳＥＬの論理状態が時
点ｔ１までは高レベルに保持され、それ以降は低レベル
に保持されるものとして説明する。Ｄ型フリップフロッ
プ３では、原クロック信号ＣＬＫの立ち上がりのタイミ
ングにおける選択信号ＳＥＬの論理状態のみによって、
その正転出力端子Ｑ２から出力される信号Ｑ２の論理状
態が決定される。このため、この正転出力端子Ｑ２から
の出力信号Ｑ２は、時点ｔ１以降において原クロック信
号ＣＬＫが最初に立ち上がるまでは高レベル状態に保持
され、その立ち上がりのタイミングに基づいて低レベル
状態に移行する（時点ｔ２）。この結果、正転出力端子
Ｑ２からは、選択信号ＳＥＬの論理レベルの反転時点が
原クロック信号ＣＬＫに同期化された出力信号Ｑ２が出
力される。
点ｔ１までは高レベルに保持され、それ以降は低レベル
に保持されるものとして説明する。Ｄ型フリップフロッ
プ３では、原クロック信号ＣＬＫの立ち上がりのタイミ
ングにおける選択信号ＳＥＬの論理状態のみによって、
その正転出力端子Ｑ２から出力される信号Ｑ２の論理状
態が決定される。このため、この正転出力端子Ｑ２から
の出力信号Ｑ２は、時点ｔ１以降において原クロック信
号ＣＬＫが最初に立ち上がるまでは高レベル状態に保持
され、その立ち上がりのタイミングに基づいて低レベル
状態に移行する（時点ｔ２）。この結果、正転出力端子
Ｑ２からは、選択信号ＳＥＬの論理レベルの反転時点が
原クロック信号ＣＬＫに同期化された出力信号Ｑ２が出
力される。
【００２５】それぞれのＤ型フリップフロップ２、３の
正転出力端子Ｑ１、Ｑ２から出力された第１の１／２分
周クロック信号Ｑ１と出力信号Ｑ２は、アンド回路６に
入力され、それらの論理積が出力信号Ｔ１として出力さ
れる。この出力信号Ｔ１は、出力信号Ｑ２の論理状態が
高レベルになっているときには、第１の１／２分周クロ
ック信号Ｑ１になり、低レベルになっているときには、
低レベル状態に保持される。
正転出力端子Ｑ１、Ｑ２から出力された第１の１／２分
周クロック信号Ｑ１と出力信号Ｑ２は、アンド回路６に
入力され、それらの論理積が出力信号Ｔ１として出力さ
れる。この出力信号Ｔ１は、出力信号Ｑ２の論理状態が
高レベルになっているときには、第１の１／２分周クロ
ック信号Ｑ１になり、低レベルになっているときには、
低レベル状態に保持される。
【００２６】このアンド回路６の出力信号Ｔ１はＤ型フ
リップフロップ７のデータ入力端子Ｄ３に入力される。
このＤ型フリップフロップ７のクロック入力端子／ＣＫ
３には原クロック信号ＣＬＫの反転信号が入力されてい
る。このため、Ｄ型フリップフロップ７では、原クロッ
ク信号ＣＬＫの反転信号における立ち上がりのタイミン
グ、すなわち、原クロック信号ＣＬＫの立ち下がりのタ
イミングにおけるデータ入力端子Ｄ３に入力さている出
力信号Ｔ１の論理状態によって、その正転出力端子Ｑ３
から出力される信号Ｑ３の論理状態が決定される。
リップフロップ７のデータ入力端子Ｄ３に入力される。
このＤ型フリップフロップ７のクロック入力端子／ＣＫ
３には原クロック信号ＣＬＫの反転信号が入力されてい
る。このため、Ｄ型フリップフロップ７では、原クロッ
ク信号ＣＬＫの反転信号における立ち上がりのタイミン
グ、すなわち、原クロック信号ＣＬＫの立ち下がりのタ
イミングにおけるデータ入力端子Ｄ３に入力さている出
力信号Ｔ１の論理状態によって、その正転出力端子Ｑ３
から出力される信号Ｑ３の論理状態が決定される。
【００２７】従って、Ｄ型フリップフロップ７の正転出
力端子Ｑ３から出力される信号Ｑ３の論理状態は次の通
りである。出力信号Ｔ１が出力信号Ｑ２の論理レベルの
反転に同期して、その出力信号Ｔ１の論理状態が低レベ
ルに保持されるまでの間では、原クロック信号ＣＬＫの
立ち下がりのタイミングに応じて高レベルから低レベ
ル、または低レベルから高レベルに変化する。この結
果、正転出力端子Ｑ３からは１／２分周クロック信号
（第２の１／２分周クロック信号）Ｑ３が出力される。
出力信号Ｔ１が出力信号Ｑ２の論理レベルの反転に同期
して、その出力信号Ｔ１の論理状態が低レベルに保持さ
れた後は、その正転出力端子Ｑ３から出力される信号Ｑ
３の論理状態は低レベルに保持される。換言すれば、同
期化回路であるＤ型フリップフロップ３の出力信号Ｑ２
の論理状態が高レベルにある場合にのみ、Ｄ型フリップ
フロップ７の正転出力端子Ｑ３からは第２の１／２分周
クロック信号Ｑ３が出力されることになる。
力端子Ｑ３から出力される信号Ｑ３の論理状態は次の通
りである。出力信号Ｔ１が出力信号Ｑ２の論理レベルの
反転に同期して、その出力信号Ｔ１の論理状態が低レベ
ルに保持されるまでの間では、原クロック信号ＣＬＫの
立ち下がりのタイミングに応じて高レベルから低レベ
ル、または低レベルから高レベルに変化する。この結
果、正転出力端子Ｑ３からは１／２分周クロック信号
（第２の１／２分周クロック信号）Ｑ３が出力される。
出力信号Ｔ１が出力信号Ｑ２の論理レベルの反転に同期
して、その出力信号Ｔ１の論理状態が低レベルに保持さ
れた後は、その正転出力端子Ｑ３から出力される信号Ｑ
３の論理状態は低レベルに保持される。換言すれば、同
期化回路であるＤ型フリップフロップ３の出力信号Ｑ２
の論理状態が高レベルにある場合にのみ、Ｄ型フリップ
フロップ７の正転出力端子Ｑ３からは第２の１／２分周
クロック信号Ｑ３が出力されることになる。
【００２８】第１の１／２分周クロック信号Ｑ１と、Ｄ
型フリップフロップ７からの第２の１／２分周クロック
信号Ｑ３は論理回路５を介して出力される。
型フリップフロップ７からの第２の１／２分周クロック
信号Ｑ３は論理回路５を介して出力される。
【００２９】ここで、第２の１／２分周クロック信号Ｑ
３は原クロック信号ＣＬＫの立ち下がりのタイミングに
同期しているので、原クロック信号ＣＬＫの立ち上がり
のタイミングに同期している第１の１／２分周クロック
信号Ｑ１とは位相が相互に９０度ずれている。
３は原クロック信号ＣＬＫの立ち下がりのタイミングに
同期しているので、原クロック信号ＣＬＫの立ち上がり
のタイミングに同期している第１の１／２分周クロック
信号Ｑ１とは位相が相互に９０度ずれている。
【００３０】このため、Ｄフリップフロップ７の正転出
力端子Ｑ３から第２の１／２分周クロック信号Ｑ３が出
力されているときは、論理回路５から原クロック信号Ｃ
ＬＫ１と同一周波数のクロック信号が出力される。一
方、Ｄフリップフロップ７の正転出力端子Ｑ３の状態が
低レベルに保持されているときは、１／２分周クロック
信号ＣＬＫ（１／２）（第１の１／２分周クロック信号
Ｑ１）が出力される。
力端子Ｑ３から第２の１／２分周クロック信号Ｑ３が出
力されているときは、論理回路５から原クロック信号Ｃ
ＬＫ１と同一周波数のクロック信号が出力される。一
方、Ｄフリップフロップ７の正転出力端子Ｑ３の状態が
低レベルに保持されているときは、１／２分周クロック
信号ＣＬＫ（１／２）（第１の１／２分周クロック信号
Ｑ１）が出力される。
【００３１】以上説明したように、クロック信号切り換
え装置１では、外部から入力される選択信号ＳＥＬは、
同期化回路であるＤフリップフロップ３で原クロック信
号ＣＬＫに同期化された出力信号Ｑ２に変換される。こ
の出力信号Ｑ２は、その論理状態に基づいて、第２の１
／２分周クロック信号Ｑ３の出力の有無を決定する。一
方、第２の１／２分周クロック信号Ｑ３は、第１の１／
２分周クロック信号Ｑ１に基づき生成された信号である
ので、原クロック信号ＣＬＫに同期化した信号である。
このように、第２の１／２分周クロック信号Ｑ３と、出
力信号Ｑ２は共に原クロック信号ＣＬＫに同期している
ので、第２の１／２分周クロック信号Ｑ３の論理状態が
高レベルになっている期間中に、その論理状態が低レベ
ルに強制的に移行されることはない。よって、パルス状
のノイズを発生させることなく、出力信号ＯＵＴをクロ
ック信号ＣＬＫ１と同一周波数のクロック信号とこの１
／２分周クロック信号ＣＬＫ２のいずれかの信号に切り
換えることができる。
え装置１では、外部から入力される選択信号ＳＥＬは、
同期化回路であるＤフリップフロップ３で原クロック信
号ＣＬＫに同期化された出力信号Ｑ２に変換される。こ
の出力信号Ｑ２は、その論理状態に基づいて、第２の１
／２分周クロック信号Ｑ３の出力の有無を決定する。一
方、第２の１／２分周クロック信号Ｑ３は、第１の１／
２分周クロック信号Ｑ１に基づき生成された信号である
ので、原クロック信号ＣＬＫに同期化した信号である。
このように、第２の１／２分周クロック信号Ｑ３と、出
力信号Ｑ２は共に原クロック信号ＣＬＫに同期している
ので、第２の１／２分周クロック信号Ｑ３の論理状態が
高レベルになっている期間中に、その論理状態が低レベ
ルに強制的に移行されることはない。よって、パルス状
のノイズを発生させることなく、出力信号ＯＵＴをクロ
ック信号ＣＬＫ１と同一周波数のクロック信号とこの１
／２分周クロック信号ＣＬＫ２のいずれかの信号に切り
換えることができる。
【００３２】
【発明の効果】以上説明したように、本発明のクロック
信号切り換え装置では、相互に位相が９０度異なる第１
および第２の１／２分周クロック信号を生成し、それら
の排他的論理和を行うことによって原クロック信号と同
一周波数のクロック信号を出力する。また、第２の１／
２分周クロック信号の出力を停止することによって、１
／２分周クロック信号を出力する。第２の１／２分周ク
ロック信号の出力の停止は、原クロック信号に同期化し
た選択信号を用いて行われる。このようにすれば、ハザ
ードを発生させることなく、出力信号をクロック信号あ
るいはその１／２分周クロック信号に切り換えることが
できる。
信号切り換え装置では、相互に位相が９０度異なる第１
および第２の１／２分周クロック信号を生成し、それら
の排他的論理和を行うことによって原クロック信号と同
一周波数のクロック信号を出力する。また、第２の１／
２分周クロック信号の出力を停止することによって、１
／２分周クロック信号を出力する。第２の１／２分周ク
ロック信号の出力の停止は、原クロック信号に同期化し
た選択信号を用いて行われる。このようにすれば、ハザ
ードを発生させることなく、出力信号をクロック信号あ
るいはその１／２分周クロック信号に切り換えることが
できる。
【図１】本発明を適用したクロック信号切り換え装置の
ブロック図である。
ブロック図である。
【図２】図１のクロック信号切り換え装置の基本動作を
示すタイミングチャートである。
示すタイミングチャートである。
【図３】従来のクロック信号切り換え装置のブロック図
である。
である。
【図４】図３のクロック信号切り換え装置の基本動作を
示すタイミングチャートである。
示すタイミングチャートである。
１ クロック信号切り換え装置 ２ Ｄ型フリップフロップ（分周回路） ３ Ｄ型フリップフロップ（同期化回路） ４ クロック信号生成回路 ５ 論理回路 ６ アンド回路 ７ Ｄ型フリップフロップ Ｑ１ 第１の１／２分周クロック信号 Ｑ２ 第２の１／２分周クロック信号 ＳＥＬ 選択信号 ＣＬＫ 原クロック信号 ＣＬＫ１ 原クロック信号 ＣＬＫ２ １／２分周クロック信号
Claims (3)
- 【請求項１】 選択信号の論理状態に基づき、クロック
信号と、このクロック信号を１／２分周した１／２分周
クロック信号のいずれかの信号を選択的に出力するクロ
ック信号切り換え装置において、 原クロック信号を１／２分周して第１の１／２分周クロ
ック信号を生成する分周回路と、 前記選択信号の論理レベルの反転時点を前記原クロック
信号に同期化させる同期化回路と、 前記同期化回路の出力信号がいずれか一方の論理状態に
ある場合にのみ、前記第１の１／２分周クロック信号に
基づき、当該１／２分周クロック信号とは位相が９０度
ずれた第２の１／２分周クロック信号を生成するクロッ
ク信号生成回路と、 前記第１および第２の１／２分周クロック信号の排他的
論理和をクロック信号として出力する論理回路とを有す
ることを特徴とするクロック信号切り換え装置。 - 【請求項２】 請求項１において、 前記同期化回路はＤ型フリップフロップを含み、当該Ｄ
型フリップフロップのデータ入力端子には前記選択信号
が入力され、クロック入力端子には前記原クロック信号
が入力され、正転出力端子からは論理レベルの反転時点
が前記原クロック信号に同期化された前記選択信号が出
力されることを特徴とするクロック信号切り換え装置。 - 【請求項３】 請求項２において、 前記分周回路は、前記原クロック信号の立ち上がりある
いは立ち下がりのタイミングに基づき前記第１の１／２
分周クロック信号を生成するものであり、 前記クロック信号生成回路は、アンド回路と、Ｄ型フリ
ップフロップとを備えており、 前記アンド回路には前記第１の１／２分周クロック信号
および前記同期化された選択信号が入力され、 前記Ｄ型フリップフロップのデータ入力端子には、前記
アンド回路の出力信号が入力され、そのクロック入力端
子には前記原クロック信号の反転信号が入力され、その
正転出力端子からは前記第２の１／２分周クロック信号
が出力されることを特徴とするクロック信号切り換え装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18280398A JP3562321B2 (ja) | 1998-06-29 | 1998-06-29 | クロック信号切り換え装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18280398A JP3562321B2 (ja) | 1998-06-29 | 1998-06-29 | クロック信号切り換え装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000022507A true JP2000022507A (ja) | 2000-01-21 |
| JP3562321B2 JP3562321B2 (ja) | 2004-09-08 |
Family
ID=16124711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18280398A Expired - Fee Related JP3562321B2 (ja) | 1998-06-29 | 1998-06-29 | クロック信号切り換え装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3562321B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8595538B2 (en) * | 2008-03-03 | 2013-11-26 | Quintic Holdings | Single-clock-based multiple-clock frequency generator |
| CN113282133A (zh) * | 2021-06-15 | 2021-08-20 | 西安微电子技术研究所 | 一种面向星载系统校时的内外部时钟切换电路及方法 |
-
1998
- 1998-06-29 JP JP18280398A patent/JP3562321B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8595538B2 (en) * | 2008-03-03 | 2013-11-26 | Quintic Holdings | Single-clock-based multiple-clock frequency generator |
| CN113282133A (zh) * | 2021-06-15 | 2021-08-20 | 西安微电子技术研究所 | 一种面向星载系统校时的内外部时钟切换电路及方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3562321B2 (ja) | 2004-09-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6242953B1 (en) | Multiplexed synchronization circuits for switching frequency synthesized signals | |
| US7180336B2 (en) | Glitch-free clock switching apparatus | |
| KR20080020459A (ko) | 클록 전환 회로 | |
| KR100835807B1 (ko) | 클럭 절환 회로 | |
| JP4192228B2 (ja) | データ発生装置 | |
| US6049236A (en) | Divide-by-one or divide-by-two qualified clock driver with glitch-free transitions between operating frequencies | |
| CN112130617A (zh) | 一种时钟动态切换电路 | |
| US11106237B2 (en) | Shift registers | |
| US6249157B1 (en) | Synchronous frequency dividing circuit | |
| JP2000022507A (ja) | クロック信号切り換え装置 | |
| US6075398A (en) | Tunable digital oscillator circuit and method for producing clock signals of different frequencies | |
| JPH0590970A (ja) | Ｃｍｉエンコーダ回路 | |
| KR20180020048A (ko) | 클락 검출기 및 클락 검출 방법 | |
| JP5900053B2 (ja) | クロック切替回路 | |
| JP2737607B2 (ja) | クロック切替回路 | |
| US7555083B2 (en) | Synchronizing circuit for stably generating an output signal | |
| JPH0998161A (ja) | クロック切替え回路 | |
| JP2002176343A (ja) | 半導体集積回路装置 | |
| JPH03282805A (ja) | クロック信号切換回路 | |
| JP2776157B2 (ja) | 発振回路 | |
| JPH10163821A (ja) | 初期化回路 | |
| JP2932813B2 (ja) | 出力ラッチ回路 | |
| KR20040042427A (ko) | 디엘엘(ｄｌｌ)의 확률적 락-인 불량 방지 회로 | |
| JP2000163155A (ja) | データ処理回路 | |
| JP3077723B2 (ja) | 周波数位相比較回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040301 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040511 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040524 |
|
| R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090611 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100611 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110611 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110611 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120611 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130611 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |