KR20020048444A - 클럭 스위치 회로 - Google Patents
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Abstract
본 발명은 하나 이상의 클럭을 받아 임의의 클럭을 사용하던 중 다른 클럭으로 시스템을 동작시키고자 할 때 글리츠 없이 클럭을 스위칭 시켜주는 회로에 있어서 글리츠 제거의 신뢰성을 높이기 위하여 얼마의 엑티브 구간을 가질지 결정해주는 딜레이 카운터 레지스터로부터 인가되는 딜레이값을 적용하도록 하는 클럭 스위치 회로에 관한 것이다.
Description
본 발명은 하나 이상의 클럭을 받아 임의의 클럭을 사용하던 중 다른 클럭으로 시스템을 동작시키고자 할 경우 글리츠 없이 클럭을 스위칭 시켜주는 회로에 있어서, 글리츠 제거의 신뢰성을 높이기 위한 클럭 스위치 회로에 관한 것이다.
도 1은 종래기술의 클럭 스위치 회로에 관한 것으로 다음과 같이 구성된다.
딜레이 클럭1 제어부(1)는 클럭a(clk_a)를 동기 클럭으로 가지며 인에이블 클럭a(enable_clk_a)를 입력으로 받아 클럭a(clk_a)의 인에이블 신호인 인에이블 신호a(go_clk_a)를 출력한다.
딜레이 클럭2 제어부(2)는 클럭b(clk_b)를 동기 클럭으로 가지며 인에이블 클럭a(enable_clk_a)를 입력으로 받아 클럭b(clk_b)의 인에이블 신호인 인에이블 신호b(go_clk_b)를 출력한다.
앤드게이트(3)는 딜레이 클럭1 제어부(1)로부터 인가되는 인에이블 신호a(go_clk_a)와 클럭a(clk_a)를 앤드 연산하여 커런트 클럭a(current_clk_a) 신호를 출력한다.
앤드게이트(4)는 딜레이 클럭2 제어부(2)로부터 인가되는 인에이블 신호b(go_clk_b)와 클럭b(clk_b)를 앤드 연산하여 커런트 클럭b(current_clk_b) 신호를 출력한다.
또한, 오아게이트(5)는 앤드게이트(3,4)로부터 각각 출력되는 커런트 클럭a(current_clk_a)신호와 커런트 클럭b(current_clk_b)신호를 오아 연산하여 최종 클럭 신호를 출력한다.
따라서, 종래의 클럭 스위치 회로는 클럭a(clk_a)와 클럭b(clk_b)를 입력으로 받아 인에이블 클럭a(enable_clk_a)신호에 따라 최종클럭(clock_out)을 내보내주는 회로이다.
이러한 구성을 갖는 종래의 클럭 스위치 회로에 대한 동작 과정은 다음과 같다.
먼저, 딜레이 클럭1 제어부(1)는 클럭a(clk_a)를 동기 클럭으로 가지며 인에이블 클럭a(enable_clk_a)신호를 입력으로 받아 클럭a(clk_a)의 인에이블 신호인 인에이블 신호a(go_clk_a)를 만들어 주며, 딜레이 클럭2 제어부(2)는 클럭b(clk_b)를 동기 클럭으로 가지며 인에이블 클럭a(enable_clk_a)신호를 입력으로 받아 클럭b(clk_b)의 인에이블 신호인 인에이블 신호b(go_clk_b)를 만들어주게 된다.
이어서, 앤드게이트(3)는 인에이블 신호a(go_clk_a)의 제어에 따라 클럭a(clk_a)를 커런트 클럭a(current_clk_a)로 내보내 주며, 앤드게이트(4)는 인에이블 신호b(go_clk_b)의 제어에 따라 클럭b(clk_b)를 커런트 클럭b(current_clk_b)로 내보내주게 된다.
다음에, 오아게이트(5)는 커런트 클럭a(current_clk_a)와 커런트 클럭b(current_clk_b)를 오아 연산하여 최종 클럭을 내보내 주게 된다.
제 2도는 종래의 딜레이 클럭1 제어부(1)에 대한 회로도이다.
제 1플립플롭(6)은 클럭a(clk_a)를 동기 클럭으로 인에이블 클럭a(enable_clk_a)신호를 1클럭 딜레이시켜 제1 클럭a 딜레이 신호(enable_clk_a_dly1)를 출력하며, 제 2플립플롭(7)은 클럭a(clk_a)를 동기 클럭으로 인에이블 클럭a(enable_clk_a)신호를 2클럭 딜레이시켜 제2 클럭a 딜레이 신호(enable_clk_a_dly2)를 출력하며, 제 3플립플롭(8)은 클럭a(clk_a)를 동기 클럭으로 인에이블 클럭a(enable_clk_a)신호를 3클럭 딜레이시켜 제3 클럭a 딜레이신호(enable_clk_a_dly3)를 출력한다.
앤드게이트(9)는 각기 딜레이 된 제1(enable_clk_a_dly1), 제2(enable_clk_a_dly2), 제3 클럭a딜레이 신호(enable_clk_a_dly3)을 인버팅하고, 앤드 연산하여 최종 클럭a신호(go_clk_a)를 출력한다.
제 3도는 종래의 딜레이 클럭2 제어부(2)의 회로도이다.
제 4플립플롭(10)은 클럭b(clk_b)를 동기 클럭으로 인에이블 클럭a(enable_clk_a)신호를 1클럭 딜레이시켜 제1 클럭b 딜레이 신호(enable_clk_b_dly1)를 출력하며, 제 5플립플롭(11)은 클럭b(clk_b)를 동기 클럭으로 인에이블 클럭a(enable_clk_a)신호를 2클럭 딜레이시켜 제2 클럭b 딜레이 신호(enable_clk_b_dly2)를 출력하며, 제 6플립플롭(12)은 클럭b(clk_b)를 동기 클럭으로 인에이블 클럭a(enable_clk_a)신호를 3클럭 딜레이시켜 제3 클럭b 딜레이 신호(enable_clk_b_dly3)를 출력한다.
앤드게이트(13)는 각기 딜레이 된 제1 클럭b 딜레이 신호(enable_clk_b_dly1)와, 제2 클럭b 딜레이 신호(enable_clk_b_dly2)와, 제3 클럭b 딜레이 신호(enable_clk_b_dly3)을 앤드연산하여 클럭b신호(go_clk_b)를 출력한다.
그런데, 이러한 종래의 클럭 스위치 회로에서는 커런트 클럭의 엑티브 구간이 고정되어 있어서 이를 자유자재로 바꾸고자 할 경우 어려움이 있다.
본 발명은 상기 문제점을 해결하기 위하여 창출된 것으로, 하나 이상의 클럭을 받아 임의의 클럭을 사용하던 중 다른 클럭으로 시스템을 동작시키고자 할 경우 글리츠 없이 클럭을 스위칭 시켜주는 회로에 있어서, 글리츠 제거의 신뢰성을 높이기 위한 클럭 스위치 회로를 제공함에 그 목적이 있다.
도 1은 종래의 클럭 스위칭 회로에 대한 구성도,
도 2는 종래의 딜레이 클럭1 제어부에 관한 구성도,
도 3은 종래의 딜레이 클럭2 제어부에 관한 구성도,
도 4는 본 발명에 따른 클럭 스위치 회로의 구성도,
도 5는 본 발명에 따른 제 1딜레이 클럭 제어부에 관한 구성도,
도 6은 본 발명에 따른 제 2딜레이 클럭 제어부에 관한 구성도.
〈도면의 주요 부분에 대한 부호의 설명〉
14 : 딜레이 카운터 레지스터 15 : 제 1딜레이 클럭 제어부
16 : 제 2딜레이 클럭 제어부 20∼22, 27∼29 : 플립플롭
상기 목적을 달성하기 위하여, 본 발명에 의한 클럭 스위치 회로는, 클럭 스위치 회로가 얼마의 엑티브 구간을 가질지 결정하여 딜레이값을 출력하는 딜레이 카운터 레지스터와, 제 1클럭을 동기 클럭으로 가지며 클럭 인에이블 신호에 따라 딜레이 값을 입력받아 제 1클럭의 인에이블 신호를 출력하는 제 1딜레이 클럭 제어부와, 제 2클럭을 동기 클럭으로 가지며 클럭 인에이블 신호에 따라 딜레이 값을 입력받아 제 2클럭의 인에이블 신호를 출력하는 제 2딜레이 클럭 제어부 및 제 1딜레이 클럭 제어부 및 제 2딜레이 클럭 제어부로부터 인가되는 인에이블 신호를 논리 연산하여 최종 클럭 신호를 출력하는 논리 연산부를 구비함을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
본 발명은 제 4도에 도시된 바와 같으며 다음과 같이 구성된다.
딜레이 카운터 레지스터(14)는 클럭 스위치 회로가 얼마의 엑티브 구간을 가질 것인지 결정하여 딜레이값(delay_value)을 출력한다.
제 1딜레이 클럭제어부(15)는 클럭a(clk_a)를 동기 클럭으로 가지며 인에이블 클럭a(enable_clk_a)신호와 딜레이 카운터 레지스터(14)로부터 인가되는 딜레이값(delay_value)을 입력으로 받아 클럭a(clk_a)의 인에이블 신호인 인에이블 신호a(go_clk_a)를 출력한다.
제 2딜레이 클럭제어부(16)는 클럭b(clk_b)를 동기 클럭으로 가지며 인에이블 클럭a(enable_clk_a)신호와 딜레이 카운터 레지스터(14)로부터 인가되는 딜레이값(delay_value)을 입력으로 받아 클럭b(clk_b)의 인에이블 신호인 인에이블 신호b(go_clk_b)를 출력한다.
앤드게이트(17)는 제 1딜레이 클럭제어부(15)로부터 인가되는 인에이블 신호a(go_clk_a) 및 클럭a(clk_a)를 앤드 연산하여 커런트 클럭a(current_clk_a)신호를 출력한다.
앤드게이트(18)는 제 2딜레이 클럭제어부(16)로부터 인가되는 인에이블 신호b(go_clk_b) 및 클럭b(clk_b)를 앤드 연산하여 커런트 클럭b(current_clk_b)신호를 출력한다.
오아게이트(19)는 각각 커런트 클럭a(current_clk_a)와 커런트 클럭b(current_clk_b)를 오아 연산하여 최종 클럭을 출력하게 된다.
제 5도는 제 1딜레이 클럭제어부(15)의 회로도이다.
도 5를 보면, 제 7플립플롭(20)은 클럭a(clk_a)를 동기 클럭으로 인에이블 클럭a(enable_clk_a)를 1클럭 딜레이시켜 제 1클럭a딜레이 신호(enable_clk_a_dly1)를 출력한다.
그리고, 제 8플립플롭(21)은 클럭a(clk_a)를 동기 클럭으로 인에이블클럭a(enable_clk_a)를 2클럭 딜레이시켜 제 2클럭a딜레이 신호(enable_clk_a_dly2)를 출력한다.
또한, 제 9플립플롭(22)은 클럭a(clk_a)를 동기 클럭으로 인에이블 클럭a(enable_clk_a)를 n클럭 딜레이시켜 제 3클럭a딜레이 신호(enable_clk_a_dly3)를 출력한다.
낸드게이트(23)는 딜레이값(delay_value)과 제 7플립플롭(20)에 의해 딜레이 된 제 1클럭a딜레이 신호(enable_clk_a_dly1)를 낸드 연산하여 출력한다.
그리고, 낸드게이트(24)는 딜레이값(delay_value)과 제 8플립플롭(21)에 의해 딜레이 된 제 2클럭a딜레이 신호(enable_clk_a_dly2)를 낸드 연산하여 출력한다.
또한, 낸드게이트(25)는 딜레이값(delay_value)과 제 9플립플롭(22)에 의해 딜레이 된 제 3클럭a딜레이 신호(enable_clk_a_dly3)를 낸드 연산하여 출력한다.
각각의 낸드 게이트(23∼25)로부터 출력된 신호는 앤드게이트(26)에 의해 앤드 연산되고 클럭a(go_clk_a) 신호를 출력하게 된다.
제 6도는 제 2딜레이 클럭 제어부의 회로도이다.
도 6을 보면, 제 10플립플롭(27)은 클럭b(clk_b)를 동기 클럭으로 인에이블 클럭a(enable_clk_a)를 1클럭 딜레이시켜 제 1클럭b딜레이 신호(enable_clk_b_dly1)를 출력한다.
그리고, 제 11플립플롭(28)은 클럭b(clk_b)를 동기 클럭으로 인에이블 클럭a(enable_clk_a)를 2클럭 딜레이시켜 제 2클럭b딜레이신호(enable_clk_b_dly2)를 출력한다.
또한, 제 12플립플롭(22)은 클럭b(clk_b)를 동기 클럭으로 인에이블 클럭a(enable_clk_a)를 n클럭 딜레이시켜 제 3클럭b딜레이 신호(enable_clk_b_dly3)를 출력한다.
앤드게이트(30)는 딜레이값(delay_value)과 제 10플립플롭(27)에 의해 딜레이 된 제 1클럭b딜레이 신호(enable_clk_b_dly1)를 앤드 연산하여 출력한다.
그리고, 앤드게이트(31)는 딜레이값(delay_value)과 제 11플립플롭(28)에 의해 딜레이 된 제 2클럭b딜레이 신호(enable_clk_b_dly2)를 앤드 연산하여 출력한다.
또한, 앤드게이트(32)는 딜레이값(delay_value)과 제 12플립플롭(29)에 의해 딜레이 된 제 3클럭b딜레이 신호(enable_clk_b_dly3)를 앤드 연산하여 출력한다.
각각의 앤드 게이트(30∼32)로부터 출력된 신호는 앤드게이트(33)에 의해 앤드 연산되고 클럭b(go_clk_b) 신호를 출력하게 된다.
이러한 구성을 갖는 본 발명의 동작 과정을 설명하자면 다음과 같다.
먼저, 딜레이 카운터 레지스터(14)는 얼마의 엑티브 구간을 가질 것인지를 결정하여 딜레이값(delay_value)을 출력한다.
이어서, 제 1딜레이 클럭 제어부(15)는 클럭a(clk_a)를 동기 클럭으로 가지며 인에이블 클럭a(enable_clk_a)신호와 딜레이 카운터 레지스터(14)로부터 인가되는 딜레이값(delay_value)를 입력으로 받아 클럭a(clk_a)의 인에이블 신호인 인에이블 신호a(go_clk_a)를 출력한다.
그리고, 제 2딜레이 클럭 제어부(16)는 클럭b(clk_b)를 동기 클럭으로 가지며 인에이블 클럭a(enable_clk_a)신호와 딜레이 카운터 레지스터(14)로부터 인가되는 딜레이값(delay_value)를 입력으로 받아 클럭b(clk_b)의 인에이블 신호인 인에이블 신호b(go_clk_b)를 출력한다.
다음에, 앤드게이트(17)는 인에이블 신호a(go_clk_a)의 제어에 따라 클럭a(clk_a)를 커런트 클럭a(current_clk_a)를 출력하며, 앤드게이트(18)는 인에이블 신호b(go_clk_b)의 제어에 따라 클럭b(clk_b)를 커런트 클럭b(current_clk_b)를 출력한다.
오아게이트(19)는 각각의 앤드 게이트(17,18)로부터 인가되는 커런트 클럭a(current_clk_a)와 커런트 클럭b(current_clk_b)를 오아 연산하여 최종적인 클럭 신호를 출력하게 된다.
그리고, 제 5도를 보면, 제 1딜레이 클럭제어부(15)의 제 7플립플롭(20), 제 8플립플롭(21), 제 9플립플롭(22)은 각각 클럭a(clk_a)를 동기 클럭으로 인에이블 클럭a(enable_clk_a)를 1클럭, 2클럭, n클럭 딜레이 시키게 된다.
이어서, 각각의 낸드게이트(23∼25)는 각각 딜레이된 제 1(enable_clk_a_dly1), 제 2(enable_clk_a_dly2) 및 제 3클럭a딜레이신호(enable_clk_a_dly3)와 딜레이값(delay_value)를 각각 낸드연산하여 출력한다.
다음에, 앤드게이트(26)는 각각의 낸드게이트(23∼25)로부터 인가되는 신호를 앤드연산하여 클럭a 출력신호(go_clk_a)를 출력한다.
제 6도를 보면, 제 2딜레이 클럭제어부(16)의 제 10플립플롭(27), 제 11플립플롭(28), 제 12플립플롭(29)은 클럭a(clk_a)를 동기 클럭으로 인에이블 클럭a(enable_clk_a)를 각각 1클럭, 2클럭, n클럭 딜레이 시키게 된다.
이어서, 각각의 앤드게이트(30∼32)는 각기 딜레이된 제 1클럭b딜레이 신호(enable_clk_b_dly1), 제 2클럭b딜레이 신호(enable_clk_b_dly2) 및 제 3클럭b4딜레이 신호(enable_clk_b_dly3)를 딜레이값(delay_value)과 앤드연산하여 출력한다.
최종적으로, 앤드게이트(33)는 각각의 앤드게이트(30∼32)의 출력을 앤드연산하여 최종 클럭 b신호(go_clk_b)를 출력한다.
이상에서 설명한 바와 같이, 본 발명에 의한 클럭 스위치 회로는 하나 이상의 클럭을 받아 임의의 클럭을 사용하던 중 다른 클럭으로 시스템을 구동하는데 있어서 커런트 클럭의 엑티브 구간을 플렉시블하게 제어하여 글리츠 제거가 향상될 수 있도록 하는데 유용하게 사용할 수 있다.
Claims (3)
- 클럭 스위치 회로에 있어서,상기 클럭 스위치 회로가 얼마의 엑티브 구간을 가질지 결정하여 딜레이값을 출력하는 딜레이 카운터 레지스터;제 1클럭을 동기 클럭으로 가지며 클럭 인에이블 신호에 따라 상기 딜레이 값을 입력받아 제 1클럭의 인에이블 신호를 출력하는 제 1딜레이 클럭 제어부;제 2클럭을 동기 클럭으로 가지며 클럭 인에이블 신호에 따라 상기 딜레이 값을 입력받아 제 2클럭의 인에이블 신호를 출력하는 제 2딜레이 클럭 제어부; 및상기 제 1딜레이 클럭 제어부 및 상기 제 2딜레이 클럭 제어부로부터 인가되는 인에이블 신호를 논리 연산하여 최종 클럭 신호를 출력하는 논리 연산부를 구비함을 특징으로 하는 클럭 스위치 회로.
- 제 1항에 있어서, 상기 제 1딜레이 클럭 제어부는상기 제 1클럭을 동기클럭으로 하여 클럭 인에이블 신호를 1클럭 딜레이 시키는 제 7플립플롭;상기 제 1클럭을 동기클럭으로 하여 클럭 인에이블 신호를 2클럭 딜레이 시키는 제 8플립플롭;상기 제 1클럭을 동기클럭으로 하여 클럭 인에이블 신호를 소정클럭 딜레이시키는 제 9플립플롭; 및상기 각각의 플립플롭으로부터 인가되는 딜레이 신호와 상기 딜레이값을 각각 논리 조합하여 출력하는 복수개의 낸드 게이트; 및상기 복수개의 낸드 게이트로부터 인가되는 신호를 앤드 연산하여 제 1클럭을 출력하는 앤드 게이트를 구비함을 특징으로 하는 클럭 스위치 회로.
- 제 1항에 있어서, 상기 제 2딜레이 클럭 제어부는상기 제 2클럭을 동기클럭으로 하여 클럭 인에이블 신호를 1클럭 딜레이 시키는 제 10플립플롭;상기 제 2클럭을 동기클럭으로 하여 클럭 인에이블 신호를 2클럭 딜레이 시키는 제 11플립플롭;상기 제 2클럭을 동기클럭으로 하여 클럭 인에이블 신호를 소정클럭 딜레이 시키는 제 12플립플롭; 및상기 각각의 플립플롭으로부터 인가되는 딜레이 신호와 상기 딜레이값을 각각 논리 조합하여 출력하는 복수개의 앤드 게이트; 및상기 복수개의 앤드 게이트로부터 인가되는 신호를 앤드 연산하여 제 2클럭을 출력하는 제 2앤드 게이트를 구비함을 특징으로 하는 클럭 스위치 회로.
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