JP4266728B2 - 同期化制御方式 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、異なる発振回路で動作するモジュール間の同期制御回路に関する。
【０００２】
【従来の技術】
従来、この種の同期化回路は、例えば特開平５−２５７５６６号公報に記載されるように非同期信号を同期信号に変換するために用いられている。
【０００３】
図３は、従来の同期化回路の一例を示す回路図である。フリップフロップ（以下、Ｆ／Ｆという。）３１１は第１クロックの２分の１の周波数である第２クロック信号３０２クロック入力とし、第１クロック、第２クロックの周期よりも幅がある非同期信号３００をデータ入力として出力信号３０４を出力する。Ｆ／Ｆ３１２は第２クロックの反転クロックである第３クロック信号３０３をクロック入力とし非同期信号３００をデータ入力として出力信号３０５を出力する。ゲート３１３は上記の出力信号３０４及び３０５の論理積３０６を、ゲート３１４は上記の出力信号３０４及び３０５の論理和を出力する。セレクタ３１５は論理積３０６及び論理和３０７を切り替えて目的の同期信号３０８を出力する。Ｆ／Ｆ３０１は同期信号３０８をデータ入力、第１クロック信号３０１をクロック入力とし、出力信号３０９を送出してセレクタ３１５を制御する。セレクタ３１５は、出力信号３０９が「０」の時は論理積３０６を、出力信号３０９が「１」の時は論理和３０７を選択する。
【０００４】
【特許文献１】
特開平５−２５７５６６号公報
【０００５】
【発明が解決しようとする課題】
第１の問題点は、従来の技術において非同期信号が同期されるクロック周期よりも幅が大きくなければ同期化できないことである。その理由は、非同期信号をそのまま同期信号を生成するターゲットクロックの２分の１周期のクロックを入力したＦ／Ｆに非同期信号をデータとして与える事にある。
【０００６】
そこで、本発明の目的は、非同期信号が同期化されるクロックの周期よりも小さな幅のパルス信号であった場合でも同期化できる同期化回路を提供することにある。
【０００７】
【課題を解決するための手段】
本発明によれば、第１のクロックと、この第１クロックの２分の１の周波数で動作する同期化用の第２のクロックとを具備し、第１のフリップフロップから出力される非同期レベル信号を反転出力するインバータと、前記第１のフリップフロップとインバータの反転出力とを非同期パルス信号で選択出力するセレクタと、前記第１クロックをクロック入力とし前記セレクタの出力を入力とし前記非同期レベル信号に変換出力する前記第１フリップフロップと、を有する非同期レベル信号生成回路と、前記第２のクロックをクロック入力とし前記非同期レベル信号を入力とする第２のフリップフロップと、前記第２クロックをクロック入力とし第２フリップフロップの出力を入力とする第３のフリップフロップと、を有する同期回路と、前記第３のフリップフロップの出力と第４のフリップフロップの出力を入力とし、同期パルス信号を出力する排他的論理和回路と、前記第４のフリップフロップの出力を反転出力するインバータと、前記第４のフリップフロップの出力と前記インバータの出力とを前記同期パルス信号で選択出力する第２のセレクタと、前記第２クロックをクロック入力とし前記第２のセレクタの出力を入力とする前記第４のフリップフロップと、を有する同期パルス信号生成回路と、を備えることを特徴とする同期化制御回路を得ることができる。
【０００８】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して詳細に説明する。
【０００９】
図１を参照すると、非同期レベル信号生成回路３０は、クロック２で動作するＦ／Ｆ３と非同期パルス信号１で出力を切り替えるセレクタ５とＦ／Ｆ３の出力を反転させるインバータ６で構成され、非同期レベル信号４を出力する。
【００１０】
非同期レベル信号４は、同期化回路４０に入力される。同期化回路４０は、クロック１３で動作するＦ／Ｆ９、Ｆ／Ｆ１１で構成され、同期信号１２を生成する。同期信号１２は、同期パルス信号生成回路５０に入力される。
【００１１】
同期パルス信号生成回路は、クロック１３で動作するＦ／Ｆ１５と同期パルス信号２１で出力を切り替えるセレクタ１７とＦ／Ｆ１５の出力を反転させるインバータ１８と同期信号１２、同期レベル信号１６から同期パルス信号２１を生成する排他的論理和１４から構成されている。
【００１２】
次に、本発明の実施の形態の動作について、図１を参照して詳細に説明する。また、本発明の全てのＦ／Ｆの初期値は「０」として説明する。
【００１３】
非同期パルス信号１が「１」の状態になるとセレクタ５は、Ｆ／Ｆ３の出力である非同期レベル信号４をインバータ６で反転されたインバータ出力信号７を選択する。Ｆ／Ｆの初期値は、「０」であるからセレクタ出力信号８は、「１」の状態になり、クロック２の立ち上がりエッジでＦ／Ｆ３が「１」をサンプルし、非同期レベル信号４は、「１」になる。次に、非同期信号１が「１」になるまで非同期レベル信号４のレベルは、セレクタ５により常にＦ／Ｆ３に入力されるために変化しない。非同期レベル信号４は、ターゲットクロックであるクロック１３で動作する同期化Ｆ／Ｆ９に入力され、同期化Ｆ／Ｆ９の出力１０を出力する。同期化Ｆ／Ｆ９の出力１０は、メタステーブル状態になる可能性があるので、さらに同期化Ｆ／Ｆ１１で同期化し非同期レベル信号４からレベル「１」の同期信号１２を生成する。
【００１４】
同期信号１２は、排他的論理和１４に入力される。排他的論理和１４のもう一方の入力であるＦ／Ｆ１５の出力である同期レベル信号１６は、初期値「０」であるため同期信号１２が「１」になると排他的論理和１４の出力である同期パルス信号２１は、「１」になる。同期パルス信号２１が「１」になるとセレクタ１７は、Ｆ／Ｆ１５の出力である同期レベル信号１６を反転させるインバータ１８の出力１９を選択し、セレクタ出力２０が「１」になりクロック１３の立ち上がりエッジでＦ／Ｆ１５の出力である同期レベル信号１６が「１」になる。同期レベル信号１６が「１」になると排他的論理和１４の出力である同期パルス信号２１は「０」になりクロック１３に同期化されたパルス信号が生成される。
【００１５】
次に、本発明の実施例について図面を参照して詳細に説明する。図１を参照すると、非同期レベル信号生成回路３０は、クロック２で動作するＦ／Ｆ３と非同期パルス信号１で出力を切り替えるセレクタ５とＦ／Ｆ３の出力反転させるインバータ６で構成され、非同期レベル信号４を出力する。
【００１６】
非同期レベル信号４は、同期化回路４０に入力される。同期化回路４０は、クロック１３で動作するＦ／Ｆ９、Ｆ／Ｆ１１で構成され、同期信号１２を生成する。同期信号１２は、同期パルス信号生成回路５０に入力される。
【００１７】
同期パルス信号生成回路は、クロック１３で動作するＦ／Ｆ１５と同期パルス信号２１で出力を切り替えるセレクタ１７とＦ／Ｆ１５の出力を反転させるインバータ１８と同期信号１２、同期レベル信号１６から同期パルス信号２１を生成する排他的論理和１４から構成されている。
【００１８】
次に、本発明の実施例の動作について、図１，図２を参照して詳細に説明する。また、本発明の全てのＦ／Ｆの初期値は、「０」として説明する。
【００１９】
非同期パルス信号１が「１」の状態（Ｃ１〜Ｃ２間）になるとセレクタ５は、Ｆ／Ｆ３の出力である非同期レベル信号４をインバータ６で反転されたインバータ出力信号７を選択する。Ｆ／Ｆ３の初期値は、「０」であるからセレクタ出力信号８は、「１」の状態（Ｃ１〜Ｃ２間）になり、クロック２の立ち上がりエッジ（Ｃ２）でＦ／Ｆ３が「１」をサンプルし、非同期レベル信号４は、「１」になる。次に非同期信号１が「１」になるまで非同期レベル信号４のレベルは、セレクタ５により常にＦ／Ｆ３に入力されるために「１」の状態を保つ（Ｃ２〜Ｃ１０間）。非同期レベル信号４は、ターゲットクロックであるクロック１３で動作する同期化Ｆ／Ｆ９に入力され、同期化Ｆ／Ｆ９の出力１０を出力する（Ｔ２）。同期化Ｆ／Ｆ９の出力１０は、メタステーブル状態になる可能性があるので、さらに同期化Ｆ／Ｆ１１で同期化し非同期レベル信号４からレベル「１」の同期信号１２を生成する（Ｔ３）。
【００２０】
同期信号１２は、排他的論理和１４に入力される。排他的論理和１４のもう一方の入力であるＦ／Ｆ１５の出力である同期レベル信号１６は、初期値「０」であるため同期信号１２が「１」になると排他的論理和１４の出力である同期パルス信号２１は、「１」になる（Ｔ３〜Ｔ４間）。同期パルス信号２１が「１」になるとセレクタ１７は、Ｆ／Ｆ１５の出力である同期レベル信号１６を反転させるインバータ１８の出力１９を選択し、セレクタ出力２０が「１」になり（Ｔ３〜Ｔ４間）クロック１３の立ち上がりエッジ（Ｔ４）でＦ／Ｆ１５の出力である同期レベル信号１６が「１」になる。同期レベル信号１６が「１」になると排他的論理和１４の出力である同期パルス信号２１は、「０」になりクロック１３に同期化されたパルス信号が生成される（Ｔ３〜Ｔ４間）。
【００２１】
また次に、非同期パルス信号１が「１」の状態（Ｃ９〜Ｃ１０間）になるとセレクタ５は、Ｆ／Ｆ３の出力である非同期レベル信号４をインバータ６で反転されたインバータ出力信号７を選択する。Ｆ／Ｆ３は、「１」に保たれていたため、セレクタ出力信号８は、「０」の状態（Ｃ９〜Ｃ１０間）になり、クロック２の立ち上がりエッジ（Ｃ１０）でＦ／Ｆ３が「０」をサンプルし、非同期レベル信号４は、「０」になる。次に非同期信号１が「１」になるまで非同期レベル信号４のレベルは、セレクタ５により常にＦ／Ｆ３に入力されるために「０」の状態を保つ（Ｃ１０）。非同期れべｒ氏ｇの宇４は、ターゲットクロックであるクロック１３で動作する同期化Ｆ／Ｆ９に入力され、同期化Ｆ／Ｆ９の出力１０を出力する（Ｔ６）。さらに同期化Ｆ／Ｆ１１で同期化し非同期レベル信号４かららレベル「０」の同期信号１２を生成する（Ｔ７）。
【００２２】
同期信号１２は、排他的論理和１４に入力される。排他的論理和１４の網一方の入力であるＦ／Ｆ１５の出力である同期レベル信号１６は、「１」に保たれていたため、同期信号１２が「０」になると排他的論理和１４の出力である同期パルス信号２１は、「１」になる（Ｔ７〜Ｔ８）。同期パルス信号２１が「１」になるとセレクタ１７は、Ｆ／Ｆ１５の出力である同期レベル信号１６を反転させるインバータ１８の出力１９を選択し、セレクタ出力２０が「０」になり（Ｔ７〜Ｔ８間）クロック１３の立ち上がりエッジ（図２のＴ８）でＦ／Ｆ１５の出力である同期レベル信号１６が「０」になる。同期レベル信号１６が「０」になると排他的論理和１４の出力である同期パルス四郷２１は、「０」になりクロック１３に同期化されたパルス信号が生成される（Ｔ７〜Ｔ８間）。
【００２３】
このように、同期化したいターゲットクロックよりも幅の小さなパルス信号を同期化する場合、パルス信号をレベル信号に変換し、同期化を行うことにより確実に同期化を行う事ができる。
【００２４】
【発明の効果】
本発明の効果は、小さい回路構成で同期化したいターゲットクロックよりも幅の小さなパルス信号を同期化できる事にある。その理由は、ターゲットクロックよりも幅の小さなパルス信号をレベル信号に変換する事により確実にターゲットクロックでサンプルできるようにしたからである。
【図面の簡単な説明】
【図１】本発明の実施の形態を示す回路図である。
【図２】本発明の実施の形態の動作を示すタイムチャートである。
【図３】従来の同期化回路を示す回路図である。
【符号の説明】
１ 非同期パルス信号
２，１３ クロック
３，９，１１，１５ フリップフロップ
４ 非同期パルス信号
５，１７ セレクタ
６，１８ インバータ
７，１９ インバータ出力
８，２０ セレクタ出力信号
【発明の属する技術分野】
本発明は、異なる発振回路で動作するモジュール間の同期制御回路に関する。
【０００２】
【従来の技術】
従来、この種の同期化回路は、例えば特開平５−２５７５６６号公報に記載されるように非同期信号を同期信号に変換するために用いられている。
【０００３】
図３は、従来の同期化回路の一例を示す回路図である。フリップフロップ（以下、Ｆ／Ｆという。）３１１は第１クロックの２分の１の周波数である第２クロック信号３０２クロック入力とし、第１クロック、第２クロックの周期よりも幅がある非同期信号３００をデータ入力として出力信号３０４を出力する。Ｆ／Ｆ３１２は第２クロックの反転クロックである第３クロック信号３０３をクロック入力とし非同期信号３００をデータ入力として出力信号３０５を出力する。ゲート３１３は上記の出力信号３０４及び３０５の論理積３０６を、ゲート３１４は上記の出力信号３０４及び３０５の論理和を出力する。セレクタ３１５は論理積３０６及び論理和３０７を切り替えて目的の同期信号３０８を出力する。Ｆ／Ｆ３０１は同期信号３０８をデータ入力、第１クロック信号３０１をクロック入力とし、出力信号３０９を送出してセレクタ３１５を制御する。セレクタ３１５は、出力信号３０９が「０」の時は論理積３０６を、出力信号３０９が「１」の時は論理和３０７を選択する。
【０００４】
【特許文献１】
特開平５−２５７５６６号公報
【０００５】
【発明が解決しようとする課題】
第１の問題点は、従来の技術において非同期信号が同期されるクロック周期よりも幅が大きくなければ同期化できないことである。その理由は、非同期信号をそのまま同期信号を生成するターゲットクロックの２分の１周期のクロックを入力したＦ／Ｆに非同期信号をデータとして与える事にある。
【０００６】
そこで、本発明の目的は、非同期信号が同期化されるクロックの周期よりも小さな幅のパルス信号であった場合でも同期化できる同期化回路を提供することにある。
【０００７】
【課題を解決するための手段】
本発明によれば、第１のクロックと、この第１クロックの２分の１の周波数で動作する同期化用の第２のクロックとを具備し、第１のフリップフロップから出力される非同期レベル信号を反転出力するインバータと、前記第１のフリップフロップとインバータの反転出力とを非同期パルス信号で選択出力するセレクタと、前記第１クロックをクロック入力とし前記セレクタの出力を入力とし前記非同期レベル信号に変換出力する前記第１フリップフロップと、を有する非同期レベル信号生成回路と、前記第２のクロックをクロック入力とし前記非同期レベル信号を入力とする第２のフリップフロップと、前記第２クロックをクロック入力とし第２フリップフロップの出力を入力とする第３のフリップフロップと、を有する同期回路と、前記第３のフリップフロップの出力と第４のフリップフロップの出力を入力とし、同期パルス信号を出力する排他的論理和回路と、前記第４のフリップフロップの出力を反転出力するインバータと、前記第４のフリップフロップの出力と前記インバータの出力とを前記同期パルス信号で選択出力する第２のセレクタと、前記第２クロックをクロック入力とし前記第２のセレクタの出力を入力とする前記第４のフリップフロップと、を有する同期パルス信号生成回路と、を備えることを特徴とする同期化制御回路を得ることができる。
【０００８】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して詳細に説明する。
【０００９】
図１を参照すると、非同期レベル信号生成回路３０は、クロック２で動作するＦ／Ｆ３と非同期パルス信号１で出力を切り替えるセレクタ５とＦ／Ｆ３の出力を反転させるインバータ６で構成され、非同期レベル信号４を出力する。
【００１０】
非同期レベル信号４は、同期化回路４０に入力される。同期化回路４０は、クロック１３で動作するＦ／Ｆ９、Ｆ／Ｆ１１で構成され、同期信号１２を生成する。同期信号１２は、同期パルス信号生成回路５０に入力される。
【００１１】
同期パルス信号生成回路は、クロック１３で動作するＦ／Ｆ１５と同期パルス信号２１で出力を切り替えるセレクタ１７とＦ／Ｆ１５の出力を反転させるインバータ１８と同期信号１２、同期レベル信号１６から同期パルス信号２１を生成する排他的論理和１４から構成されている。
【００１２】
次に、本発明の実施の形態の動作について、図１を参照して詳細に説明する。また、本発明の全てのＦ／Ｆの初期値は「０」として説明する。
【００１３】
非同期パルス信号１が「１」の状態になるとセレクタ５は、Ｆ／Ｆ３の出力である非同期レベル信号４をインバータ６で反転されたインバータ出力信号７を選択する。Ｆ／Ｆの初期値は、「０」であるからセレクタ出力信号８は、「１」の状態になり、クロック２の立ち上がりエッジでＦ／Ｆ３が「１」をサンプルし、非同期レベル信号４は、「１」になる。次に、非同期信号１が「１」になるまで非同期レベル信号４のレベルは、セレクタ５により常にＦ／Ｆ３に入力されるために変化しない。非同期レベル信号４は、ターゲットクロックであるクロック１３で動作する同期化Ｆ／Ｆ９に入力され、同期化Ｆ／Ｆ９の出力１０を出力する。同期化Ｆ／Ｆ９の出力１０は、メタステーブル状態になる可能性があるので、さらに同期化Ｆ／Ｆ１１で同期化し非同期レベル信号４からレベル「１」の同期信号１２を生成する。
【００１４】
同期信号１２は、排他的論理和１４に入力される。排他的論理和１４のもう一方の入力であるＦ／Ｆ１５の出力である同期レベル信号１６は、初期値「０」であるため同期信号１２が「１」になると排他的論理和１４の出力である同期パルス信号２１は、「１」になる。同期パルス信号２１が「１」になるとセレクタ１７は、Ｆ／Ｆ１５の出力である同期レベル信号１６を反転させるインバータ１８の出力１９を選択し、セレクタ出力２０が「１」になりクロック１３の立ち上がりエッジでＦ／Ｆ１５の出力である同期レベル信号１６が「１」になる。同期レベル信号１６が「１」になると排他的論理和１４の出力である同期パルス信号２１は「０」になりクロック１３に同期化されたパルス信号が生成される。
【００１５】
次に、本発明の実施例について図面を参照して詳細に説明する。図１を参照すると、非同期レベル信号生成回路３０は、クロック２で動作するＦ／Ｆ３と非同期パルス信号１で出力を切り替えるセレクタ５とＦ／Ｆ３の出力反転させるインバータ６で構成され、非同期レベル信号４を出力する。
【００１６】
非同期レベル信号４は、同期化回路４０に入力される。同期化回路４０は、クロック１３で動作するＦ／Ｆ９、Ｆ／Ｆ１１で構成され、同期信号１２を生成する。同期信号１２は、同期パルス信号生成回路５０に入力される。
【００１７】
同期パルス信号生成回路は、クロック１３で動作するＦ／Ｆ１５と同期パルス信号２１で出力を切り替えるセレクタ１７とＦ／Ｆ１５の出力を反転させるインバータ１８と同期信号１２、同期レベル信号１６から同期パルス信号２１を生成する排他的論理和１４から構成されている。
【００１８】
次に、本発明の実施例の動作について、図１，図２を参照して詳細に説明する。また、本発明の全てのＦ／Ｆの初期値は、「０」として説明する。
【００１９】
非同期パルス信号１が「１」の状態（Ｃ１〜Ｃ２間）になるとセレクタ５は、Ｆ／Ｆ３の出力である非同期レベル信号４をインバータ６で反転されたインバータ出力信号７を選択する。Ｆ／Ｆ３の初期値は、「０」であるからセレクタ出力信号８は、「１」の状態（Ｃ１〜Ｃ２間）になり、クロック２の立ち上がりエッジ（Ｃ２）でＦ／Ｆ３が「１」をサンプルし、非同期レベル信号４は、「１」になる。次に非同期信号１が「１」になるまで非同期レベル信号４のレベルは、セレクタ５により常にＦ／Ｆ３に入力されるために「１」の状態を保つ（Ｃ２〜Ｃ１０間）。非同期レベル信号４は、ターゲットクロックであるクロック１３で動作する同期化Ｆ／Ｆ９に入力され、同期化Ｆ／Ｆ９の出力１０を出力する（Ｔ２）。同期化Ｆ／Ｆ９の出力１０は、メタステーブル状態になる可能性があるので、さらに同期化Ｆ／Ｆ１１で同期化し非同期レベル信号４からレベル「１」の同期信号１２を生成する（Ｔ３）。
【００２０】
同期信号１２は、排他的論理和１４に入力される。排他的論理和１４のもう一方の入力であるＦ／Ｆ１５の出力である同期レベル信号１６は、初期値「０」であるため同期信号１２が「１」になると排他的論理和１４の出力である同期パルス信号２１は、「１」になる（Ｔ３〜Ｔ４間）。同期パルス信号２１が「１」になるとセレクタ１７は、Ｆ／Ｆ１５の出力である同期レベル信号１６を反転させるインバータ１８の出力１９を選択し、セレクタ出力２０が「１」になり（Ｔ３〜Ｔ４間）クロック１３の立ち上がりエッジ（Ｔ４）でＦ／Ｆ１５の出力である同期レベル信号１６が「１」になる。同期レベル信号１６が「１」になると排他的論理和１４の出力である同期パルス信号２１は、「０」になりクロック１３に同期化されたパルス信号が生成される（Ｔ３〜Ｔ４間）。
【００２１】
また次に、非同期パルス信号１が「１」の状態（Ｃ９〜Ｃ１０間）になるとセレクタ５は、Ｆ／Ｆ３の出力である非同期レベル信号４をインバータ６で反転されたインバータ出力信号７を選択する。Ｆ／Ｆ３は、「１」に保たれていたため、セレクタ出力信号８は、「０」の状態（Ｃ９〜Ｃ１０間）になり、クロック２の立ち上がりエッジ（Ｃ１０）でＦ／Ｆ３が「０」をサンプルし、非同期レベル信号４は、「０」になる。次に非同期信号１が「１」になるまで非同期レベル信号４のレベルは、セレクタ５により常にＦ／Ｆ３に入力されるために「０」の状態を保つ（Ｃ１０）。非同期れべｒ氏ｇの宇４は、ターゲットクロックであるクロック１３で動作する同期化Ｆ／Ｆ９に入力され、同期化Ｆ／Ｆ９の出力１０を出力する（Ｔ６）。さらに同期化Ｆ／Ｆ１１で同期化し非同期レベル信号４かららレベル「０」の同期信号１２を生成する（Ｔ７）。
【００２２】
同期信号１２は、排他的論理和１４に入力される。排他的論理和１４の網一方の入力であるＦ／Ｆ１５の出力である同期レベル信号１６は、「１」に保たれていたため、同期信号１２が「０」になると排他的論理和１４の出力である同期パルス信号２１は、「１」になる（Ｔ７〜Ｔ８）。同期パルス信号２１が「１」になるとセレクタ１７は、Ｆ／Ｆ１５の出力である同期レベル信号１６を反転させるインバータ１８の出力１９を選択し、セレクタ出力２０が「０」になり（Ｔ７〜Ｔ８間）クロック１３の立ち上がりエッジ（図２のＴ８）でＦ／Ｆ１５の出力である同期レベル信号１６が「０」になる。同期レベル信号１６が「０」になると排他的論理和１４の出力である同期パルス四郷２１は、「０」になりクロック１３に同期化されたパルス信号が生成される（Ｔ７〜Ｔ８間）。
【００２３】
このように、同期化したいターゲットクロックよりも幅の小さなパルス信号を同期化する場合、パルス信号をレベル信号に変換し、同期化を行うことにより確実に同期化を行う事ができる。
【００２４】
【発明の効果】
本発明の効果は、小さい回路構成で同期化したいターゲットクロックよりも幅の小さなパルス信号を同期化できる事にある。その理由は、ターゲットクロックよりも幅の小さなパルス信号をレベル信号に変換する事により確実にターゲットクロックでサンプルできるようにしたからである。
【図面の簡単な説明】
【図１】本発明の実施の形態を示す回路図である。
【図２】本発明の実施の形態の動作を示すタイムチャートである。
【図３】従来の同期化回路を示す回路図である。
【符号の説明】
１ 非同期パルス信号
２，１３ クロック
３，９，１１，１５ フリップフロップ
４ 非同期パルス信号
５，１７ セレクタ
６，１８ インバータ
７，１９ インバータ出力
８，２０ セレクタ出力信号
Claims (1)
- 第１のクロックと、この第１クロックの２分の１の周波数で動作する同期化用の第２のクロックとを具備し、
第１のフリップフロップから出力される非同期レベル信号を反転出力するインバータと、前記第１のフリップフロップとインバータの反転出力とを非同期パルス信号で選択出力するセレクタと、前記第１クロックをクロック入力とし前記セレクタの出力を入力とし前記非同期レベル信号に変換出力する前記第１フリップフロップと、を有する非同期レベル信号生成回路と、
前記第２のクロックをクロック入力とし前記非同期レベル信号を入力とする第２のフリップフロップと、前記第２クロックをクロック入力とし第２フリップフロップの出力を入力とする第３のフリップフロップと、を有する同期回路と、
前記第３のフリップフロップの出力と第４のフリップフロップの出力を入力とし、同期パルス信号を出力する排他的論理和回路と、前記第４のフリップフロップの出力を反転出力するインバータと、前記第４のフリップフロップの出力と前記インバータの出力とを前記同期パルス信号で選択出力する第２のセレクタと、前記第２クロックをクロック入力とし前記第２のセレクタの出力を入力とする前記第４のフリップフロップと、を有する同期パルス信号生成回路と、
を備えることを特徴とする同期化制御回路。
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| JP2005018657A (ja) | 2005-01-20 |
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