JPH1141215A - クロック乗せ換え回路 - Google Patents
クロック乗せ換え回路Info
- Publication number
- JPH1141215A JPH1141215A JP9194408A JP19440897A JPH1141215A JP H1141215 A JPH1141215 A JP H1141215A JP 9194408 A JP9194408 A JP 9194408A JP 19440897 A JP19440897 A JP 19440897A JP H1141215 A JPH1141215 A JP H1141215A
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- JP
- Japan
- Prior art keywords
- clock
- data
- speed
- speed clock
- enable signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 低速クロックから高速クロックに本数の多い
データを乗せ換える場合、低速データを高速クロックの
タイミングでラッチする際にセットアップタイムやホー
ルードタイムが十分にマージンを持ったタイミング位置
でラッチされているかどうかを確認する必要があるが、
一回の確認のみで可能とする。 【解決手段】 データの他に周期的に変化する信号とし
てフレームパルス（ＦＰ）があるが、このＦＰを高速ク
ロックでラッチ（Ｆ／Ｆ２７）した後の高速ＦＰ−Ｏに
基づいて、データラッチ用のタイミング信号ＥＮＢを制
御部２４で生成する。すなわち、ＦＰ−Ｏから一定期間
（セットアップタイムやホールードタイムが十分にマー
ジンを持つような時間）だけ遅延してＥＮＢを生成す
る。これにより、ＦＰ−Ｏが正しく高速クロックにより
ラッチされているかどうかを確認するだけで、他の多数
本データのラッチ状態の確認は不要となる。
データを乗せ換える場合、低速データを高速クロックの
タイミングでラッチする際にセットアップタイムやホー
ルードタイムが十分にマージンを持ったタイミング位置
でラッチされているかどうかを確認する必要があるが、
一回の確認のみで可能とする。 【解決手段】 データの他に周期的に変化する信号とし
てフレームパルス（ＦＰ）があるが、このＦＰを高速ク
ロックでラッチ（Ｆ／Ｆ２７）した後の高速ＦＰ−Ｏに
基づいて、データラッチ用のタイミング信号ＥＮＢを制
御部２４で生成する。すなわち、ＦＰ−Ｏから一定期間
（セットアップタイムやホールードタイムが十分にマー
ジンを持つような時間）だけ遅延してＥＮＢを生成す
る。これにより、ＦＰ−Ｏが正しく高速クロックにより
ラッチされているかどうかを確認するだけで、他の多数
本データのラッチ状態の確認は不要となる。
Description
【０００１】
【発明の属する技術分野】本発明はクロック乗せ換え回
路に関し、特にフレームパルスとこのフレームパルスに
同期した所定クロック周期のデータとをより高速のクロ
ックに乗せ換えるクロック乗せ換え回路に関するもので
ある。
路に関し、特にフレームパルスとこのフレームパルスに
同期した所定クロック周期のデータとをより高速のクロ
ックに乗せ換えるクロック乗せ換え回路に関するもので
ある。
【０００２】
【従来の技術】周期的に変化するフレームパルス（Ｆ
Ｐ）とｎ本のデータ信号及びｍ本の制御信号とが全て低
速クロックにて同期して動作しているものとする。この
ＦＰとデータ及び制御信号とを多重化して高速クロック
同期に乗せ換える場合、図８に示す如く、低速（１７Ｍ
Ｈｚとする）同期部１において、低速クロックで動作し
ているＦ／Ｆ（フリップフロップ）からなるデータ部１
１、制御信号部１２及びＦＰ（周期的変化）部１３から
合計（１＋ｎ＋ｍ）本の信号を出力し、これ等信号を高
速（５０ＭＨｚとする）同期部２へ供給する様になって
いる。
Ｐ）とｎ本のデータ信号及びｍ本の制御信号とが全て低
速クロックにて同期して動作しているものとする。この
ＦＰとデータ及び制御信号とを多重化して高速クロック
同期に乗せ換える場合、図８に示す如く、低速（１７Ｍ
Ｈｚとする）同期部１において、低速クロックで動作し
ているＦ／Ｆ（フリップフロップ）からなるデータ部１
１、制御信号部１２及びＦＰ（周期的変化）部１３から
合計（１＋ｎ＋ｍ）本の信号を出力し、これ等信号を高
速（５０ＭＨｚとする）同期部２へ供給する様になって
いる。
【０００３】この高速同期部２では、高速クロックで動
作しているＦ／Ｆからなるデータ部２１、制御信号部２
２及びＦＰ（周期的変化）部２３にて、ｎ本のデータ、
ｍ本の制御信号及び１本のＦＰを夫々ラッチして、高速
クロックに同期した信号とする様になっている。
作しているＦ／Ｆからなるデータ部２１、制御信号部２
２及びＦＰ（周期的変化）部２３にて、ｎ本のデータ、
ｍ本の制御信号及び１本のＦＰを夫々ラッチして、高速
クロックに同期した信号とする様になっている。
【０００４】
【発明が解決しようとする課題】図８に示す従来のクロ
ック乗せ換え回路においては、（１＋ｎ＋ｍ）本の信号
が十分なセットアップタイム、ホールドタイムのタイミ
ングマージン内で正しくラッチされているかどうかを判
断するために、例えばオシロスコープ等の測定機器を用
いて人手により確認している。従って、ｎ，ｍの数が増
大すれば、それだけ認識数が増大して作業時間が大とな
るという欠点がある。
ック乗せ換え回路においては、（１＋ｎ＋ｍ）本の信号
が十分なセットアップタイム、ホールドタイムのタイミ
ングマージン内で正しくラッチされているかどうかを判
断するために、例えばオシロスコープ等の測定機器を用
いて人手により確認している。従って、ｎ，ｍの数が増
大すれば、それだけ認識数が増大して作業時間が大とな
るという欠点がある。
【０００５】本発明の目的は、クロック乗せ換え時のラ
ッチタイミングが、セットアップタイムやホールドタイ
ムのタイミングマージン内で正しく行われているかどう
かの判断確認を、単に１回の確認作業のみで可能とした
クロック乗せ換え回路を提供することである。
ッチタイミングが、セットアップタイムやホールドタイ
ムのタイミングマージン内で正しく行われているかどう
かの判断確認を、単に１回の確認作業のみで可能とした
クロック乗せ換え回路を提供することである。
【０００６】
【課題を解決するための手段】本発明によれば、フレー
ムパルスとこのフレームパルスに同期した所定クロック
周期のデータとをより高速のクロックに乗換えるクロッ
ク乗せ換え回路であって、前記フレームパルスを前記高
速のクロックに乗せ換えるフレーム用乗せ換え手段と、
前記データを前記高速のクロックに乗せ換えるデータ用
乗せ換え手段と、前記フレーム用乗せ換え手段によるク
ロック乗せ換え後のフレームパルスを基に前記データの
変化点からセットアップタイム及びホールドタイムのタ
イミングマージンが十分なタイミング位置に前記データ
用乗せ換え手段のイネーブル信号を生成するイネーブル
信号生成手段とを含むことを特徴とするクロック乗せ換
え回路が得られる。
ムパルスとこのフレームパルスに同期した所定クロック
周期のデータとをより高速のクロックに乗換えるクロッ
ク乗せ換え回路であって、前記フレームパルスを前記高
速のクロックに乗せ換えるフレーム用乗せ換え手段と、
前記データを前記高速のクロックに乗せ換えるデータ用
乗せ換え手段と、前記フレーム用乗せ換え手段によるク
ロック乗せ換え後のフレームパルスを基に前記データの
変化点からセットアップタイム及びホールドタイムのタ
イミングマージンが十分なタイミング位置に前記データ
用乗せ換え手段のイネーブル信号を生成するイネーブル
信号生成手段とを含むことを特徴とするクロック乗せ換
え回路が得られる。
【０００７】そして、前記イネーブル信号生成手段は、
前記クロック乗せ換え後のフレームパルスと同一周期を
有しかつ前記高速のクロックの一周期相当の遅延時間を
有する前記イネーブル信号を生成するよう構成されてい
ることを特徴とする。
前記クロック乗せ換え後のフレームパルスと同一周期を
有しかつ前記高速のクロックの一周期相当の遅延時間を
有する前記イネーブル信号を生成するよう構成されてい
ることを特徴とする。
【０００８】また、イネーブル信号生成手段は、前記ク
ロック乗せ換え後のフレームパルスと同一周期を有しか
つ前記高速のクロックの一周期相当の遅延時間だけ順次
遅延された第１〜第ｎ（ｎは２以上の整数）のイネーブ
ル信号を生成するよう構成されており、前記データ用乗
せ換え手段は、前記第１のイネーブル信号に応答して前
記データの乗せ換えを行う第１のフリップフロップと、
前記第２〜第ｎのイネーブル信号に応答して前記第１の
フリップフロップの出力を多重化して出力する多重化手
段とを有することを特徴とする。
ロック乗せ換え後のフレームパルスと同一周期を有しか
つ前記高速のクロックの一周期相当の遅延時間だけ順次
遅延された第１〜第ｎ（ｎは２以上の整数）のイネーブ
ル信号を生成するよう構成されており、前記データ用乗
せ換え手段は、前記第１のイネーブル信号に応答して前
記データの乗せ換えを行う第１のフリップフロップと、
前記第２〜第ｎのイネーブル信号に応答して前記第１の
フリップフロップの出力を多重化して出力する多重化手
段とを有することを特徴とする。
【０００９】本発明の作用を述べる。低速クロックで同
期したＦＰ（フレームパルス）を高速クロックで動作す
るＦ／Ｆ（フリップフロップ）でラッチし、このラッッ
チされたＦＰを基に低速クロック同期データの変化点か
ら十分なセットアップタイム及びホールドタイムのタイ
ミングマージンがある位置に高速イネーブル信号を生成
する。このイネーブル信号により低速データをラッチす
る。
期したＦＰ（フレームパルス）を高速クロックで動作す
るＦ／Ｆ（フリップフロップ）でラッチし、このラッッ
チされたＦＰを基に低速クロック同期データの変化点か
ら十分なセットアップタイム及びホールドタイムのタイ
ミングマージンがある位置に高速イネーブル信号を生成
する。このイネーブル信号により低速データをラッチす
る。
【００１０】こうすることで、データのセットアップタ
イムやホールドタイムが十分確保できるので、低速から
高速へのクロック乗せ換え時に十分なタイミングマージ
ン内で正しく動作しているかどうかの確認は、ＦＰのみ
実施すれば良いことになる。
イムやホールドタイムが十分確保できるので、低速から
高速へのクロック乗せ換え時に十分なタイミングマージ
ン内で正しく動作しているかどうかの確認は、ＦＰのみ
実施すれば良いことになる。
【００１１】
【発明の実施の形態】以下に図面を参照しつつ本発明の
実施の形態につき説明する。
実施の形態につき説明する。
【００１２】図１は本発明の実施の形態のブロック図で
あり、図８と同等部分は同一符号にて示している。低速
同期部（１７ＭＨｚ）１は図８の従来例と同一である
が、高速同期部（５０ＭＨｚ）２のデータ部２１及び制
御信号２２のラッチ用Ｆ／Ｆ２５及び２６がイネーブル
（ＥＮＢ）端子付きＦ／Ｆとなっている。このＦ／Ｆ２
５及び２６のイネーブル端子へのイネーブル信号ＥＮＢ
が、ＦＰ（周期的変化）部２３内に設けられている制御
回路２４から生成される様になっている。
あり、図８と同等部分は同一符号にて示している。低速
同期部（１７ＭＨｚ）１は図８の従来例と同一である
が、高速同期部（５０ＭＨｚ）２のデータ部２１及び制
御信号２２のラッチ用Ｆ／Ｆ２５及び２６がイネーブル
（ＥＮＢ）端子付きＦ／Ｆとなっている。このＦ／Ｆ２
５及び２６のイネーブル端子へのイネーブル信号ＥＮＢ
が、ＦＰ（周期的変化）部２３内に設けられている制御
回路２４から生成される様になっている。
【００１３】この制御回路２４では、ＦＰ部２３を構成
するＦ／Ｆ２７による高速クロック乗せ換え後のＦＰを
基にイネーブル信号ＥＮＢが生成される。この制御回路
２４の一例が図２に示されており、またその動作を示す
各部信号波形例が図３に示されている。
するＦ／Ｆ２７による高速クロック乗せ換え後のＦＰを
基にイネーブル信号ＥＮＢが生成される。この制御回路
２４の一例が図２に示されており、またその動作を示す
各部信号波形例が図３に示されている。
【００１４】図２，３を参照すると、低速同期部内のＦ
Ｐ部１３からのＦＰ（周期的に変化する信号であってフ
レームパルス）は高速同期部内のＦＰ部２３を構成する
Ｆ／Ｆ２７により高速クロック（５０ＭＨｚ）に同期し
たＦＰ−Ｏとなり、高速クロックに乗せ換えられる。
Ｐ部１３からのＦＰ（周期的に変化する信号であってフ
レームパルス）は高速同期部内のＦＰ部２３を構成する
Ｆ／Ｆ２７により高速クロック（５０ＭＨｚ）に同期し
たＦＰ−Ｏとなり、高速クロックに乗せ換えられる。
【００１５】このＦ／Ｆ２７の出力ＦＰ−Ｏは制御回路
２４へ入力される。この制御回路２４は、図２に示され
ている如く、高速クロックで動作するＦ／Ｆ２８、３５
〜３７、インバータ２９，３１、アンドゲート３０，３
３，３４及びオアゲート３２からなる。そして、Ｆ／Ｆ
３５〜３７の各出力が３相のイネーブル信号ＥＮＢ−Ａ
〜ＥＮＢ−Ｃとして導出されている。
２４へ入力される。この制御回路２４は、図２に示され
ている如く、高速クロックで動作するＦ／Ｆ２８、３５
〜３７、インバータ２９，３１、アンドゲート３０，３
３，３４及びオアゲート３２からなる。そして、Ｆ／Ｆ
３５〜３７の各出力が３相のイネーブル信号ＥＮＢ−Ａ
〜ＥＮＢ−Ｃとして導出されている。
【００１６】アンドゲート３０の出力ＦＰ−１は高速ク
ロックである５０ＭＨｚクロックに同期し、ＦＰ−Ｏの
立上りと同時に立上り、高速クロックの１周期のパルス
幅を有する信号となる。そして、Ｆ／Ｆ３５〜３７の各
出力であるＥＮＢ−Ａ〜ＥＮＢ−Ｃは、この信号ＦＰ−
１を順次高速クロックの１周期ずつ遅延した３相の信号
となって出力される様になっている。この３相信号のう
ちＥＮＢ−Ａをデータ部２１及び制御部２２（図１参
照）のクロック乗せ換え用タイミング信号として使用
し、ＥＮＢ−Ｂ，ＥＮＢ−Ｃをデータ多重時のセレクト
信号（図５の実施例で説明する）として使用するのであ
る。
ロックである５０ＭＨｚクロックに同期し、ＦＰ−Ｏの
立上りと同時に立上り、高速クロックの１周期のパルス
幅を有する信号となる。そして、Ｆ／Ｆ３５〜３７の各
出力であるＥＮＢ−Ａ〜ＥＮＢ−Ｃは、この信号ＦＰ−
１を順次高速クロックの１周期ずつ遅延した３相の信号
となって出力される様になっている。この３相信号のう
ちＥＮＢ−Ａをデータ部２１及び制御部２２（図１参
照）のクロック乗せ換え用タイミング信号として使用
し、ＥＮＢ−Ｂ，ＥＮＢ−Ｃをデータ多重時のセレクト
信号（図５の実施例で説明する）として使用するのであ
る。
【００１７】図４（Ａ）は１７ＭＨｚクロック及びデー
タと５０ＭＨｚクロックとの位相関係を示しており、低
速データを高速クロックのＢ点またはＣ点でラッチする
様にすれば、ラッチ用Ｆ／Ｆ２５，２６のセットアップ
タイム、ホールドタイムが十分なタイミングマージン
で、データ及び制御信号のクロック乗せ換えが可能にな
る。
タと５０ＭＨｚクロックとの位相関係を示しており、低
速データを高速クロックのＢ点またはＣ点でラッチする
様にすれば、ラッチ用Ｆ／Ｆ２５，２６のセットアップ
タイム、ホールドタイムが十分なタイミングマージン
で、データ及び制御信号のクロック乗せ換えが可能にな
る。
【００１８】そこで、例えば、図４（Ｂ）に示す如く、
Ｂ点でラッチする様にすれば、Ｆ／Ｆ２５，２６のセッ
トアップタイムは１９．３ｎｓ、ホールドタイムは３
８．６ｎｓとなって十分なマージンが確保できることが
判る。そのために、図３に示した如く、Ｆ／Ｆのラッチ
用タイミングパルスとして、イネーブル信号ＥＮＢ−Ａ
を用いて図４のＢ点でデータ（制御信号）をラッチする
ことで、本発明の目的が達成できるのである。
Ｂ点でラッチする様にすれば、Ｆ／Ｆ２５，２６のセッ
トアップタイムは１９．３ｎｓ、ホールドタイムは３
８．６ｎｓとなって十分なマージンが確保できることが
判る。そのために、図３に示した如く、Ｆ／Ｆのラッチ
用タイミングパルスとして、イネーブル信号ＥＮＢ−Ａ
を用いて図４のＢ点でデータ（制御信号）をラッチする
ことで、本発明の目的が達成できるのである。
【００１９】即ち、基準となるＦＰ−Ｏが正しくラッチ
されているかをオシロスコープ等で観測するのみで、他
のデータや制御信号がタイミングマージン内で正しくラ
ッチされているかどうかは確認する必要がなくなる。
されているかをオシロスコープ等で観測するのみで、他
のデータや制御信号がタイミングマージン内で正しくラ
ッチされているかどうかは確認する必要がなくなる。
【００２０】尚、図４では判り易くするために、両クロ
ックが同期している様に示しているが、一般には非同期
である。
ックが同期している様に示しているが、一般には非同期
である。
【００２１】また、セットアップタイム、ホールドタイ
ムのタイミングマージン不足による動作不良が生じた場
合、図１のＤＬ点のみに直列にディレイライン等を入れ
てセットアップ、ホールドタイムのタイミングマージン
を持たせてやれば動作するので、設計変更が容易であ
る。従来技術だと、１＋ｎ＋ｍ全てに入れるかクロック
系に入れないといけないことになる（クロック系に入れ
ると、この乗せ換え以外の部分で不具合がでるかもしれ
ない）。
ムのタイミングマージン不足による動作不良が生じた場
合、図１のＤＬ点のみに直列にディレイライン等を入れ
てセットアップ、ホールドタイムのタイミングマージン
を持たせてやれば動作するので、設計変更が容易であ
る。従来技術だと、１＋ｎ＋ｍ全てに入れるかクロック
系に入れないといけないことになる（クロック系に入れ
ると、この乗せ換え以外の部分で不具合がでるかもしれ
ない）。
【００２２】
【実施例】以下に、本発明の実施例について説明する。
図５は一実施例のブロック図であり、図１，２と同等部
分は同一符号にて示している。図５を参照すると、低速
クロックを１７．２８ＭＨｚ（以下単に１７Ｍとす
る）、高速クロックを５１．８４ＭＨｚ（以下単に５０
Ｍとする）とした場合の例である。
図５は一実施例のブロック図であり、図１，２と同等部
分は同一符号にて示している。図５を参照すると、低速
クロックを１７．２８ＭＨｚ（以下単に１７Ｍとす
る）、高速クロックを５１．８４ＭＨｚ（以下単に５０
Ｍとする）とした場合の例である。
【００２３】周期的に変化する信号として、フレームパ
ルス信号（以下ＦＰと示す）、制御信号としてセルパル
ス信号（以下ＣＰと示す）、１７Ｍ同期×２４パラレル
データ（以下１７Ｍデータと示す）を５０Ｍ同期×８パ
ラレルデータ（以下５０Ｍデータと示す）に多重し、Ｃ
Ｐ及び１７Ｍデータを５０Ｍデータに乗せ換える回路例
である。
ルス信号（以下ＦＰと示す）、制御信号としてセルパル
ス信号（以下ＣＰと示す）、１７Ｍ同期×２４パラレル
データ（以下１７Ｍデータと示す）を５０Ｍ同期×８パ
ラレルデータ（以下５０Ｍデータと示す）に多重し、Ｃ
Ｐ及び１７Ｍデータを５０Ｍデータに乗せ換える回路例
である。
【００２４】最初に、１７Ｍ同期で動作していたＦＰの
みを５０Ｍクロックが供給されているＦ／Ｆ２７に入力
し５０Ｍで同期した信号ＦＰ−Ｏ信号と、ＣＰ及びデー
タを乗せ換えるのに必要なイネーブル信号ＥＮＢ−Ａを
生成する。また、データの多重化時のセレクト信号とし
てＥＮＢ−Ｂ〜Ｄを制御部２４で生成する。Ｆ／Ｆ２５
Ｂはデータ多重用フリップフロップ、セレクタ２８はそ
のＦ／Ｆ２５Ｂ用のＥＮＢ信号セレクトのためのセレク
タである。Ｆ／Ｆ２６ＢはＣＰをデータ位相に合せるた
めのフリップフロップである。
みを５０Ｍクロックが供給されているＦ／Ｆ２７に入力
し５０Ｍで同期した信号ＦＰ−Ｏ信号と、ＣＰ及びデー
タを乗せ換えるのに必要なイネーブル信号ＥＮＢ−Ａを
生成する。また、データの多重化時のセレクト信号とし
てＥＮＢ−Ｂ〜Ｄを制御部２４で生成する。Ｆ／Ｆ２５
Ｂはデータ多重用フリップフロップ、セレクタ２８はそ
のＦ／Ｆ２５Ｂ用のＥＮＢ信号セレクトのためのセレク
タである。Ｆ／Ｆ２６ＢはＣＰをデータ位相に合せるた
めのフリップフロップである。
【００２５】ここで、ＥＮＢ−Ａとして、５０Ｍクロッ
クが供給されているイネーブル付きＦ／Ｆ２５Ａ，２５
Ｂのセットアップタイム、ホールドタイムが十分なタイ
ミングマージンになる図４のＢ点もしくはＣ点の５０Ｍ
立上りクロックエッジで動作する様にＥＮＢ−Ａを生成
する（生成方法については図２参照）。
クが供給されているイネーブル付きＦ／Ｆ２５Ａ，２５
Ｂのセットアップタイム、ホールドタイムが十分なタイ
ミングマージンになる図４のＢ点もしくはＣ点の５０Ｍ
立上りクロックエッジで動作する様にＥＮＢ−Ａを生成
する（生成方法については図２参照）。
【００２６】Ｂ点の５０Ｍ立上りクロックエッジで動作
する様にＥＮＢ−Ａを生成したとすると、５０Ｍクロッ
クが供給されているイネーブル付きＦ／Ｆ２５Ａ，２６
Ａのセットアップタイムは１９．３ｎｓ、ホールドタイ
ム３８．６ｎｓとなり十分なタイミングマージンを確保
できる。そのため特にオシロスコープ等を用いてタイミ
ングマージン内で正しくラッチされているかを確認する
必要がなくなる。次に、ＥＮＢ−Ｂ〜Ｄにより５０Ｍで
同期した信号を多重し、ＤＡＴＡ−Ｏ［０〜７］を生成
する。動作タイミングを図６に示す。
する様にＥＮＢ−Ａを生成したとすると、５０Ｍクロッ
クが供給されているイネーブル付きＦ／Ｆ２５Ａ，２６
Ａのセットアップタイムは１９．３ｎｓ、ホールドタイ
ム３８．６ｎｓとなり十分なタイミングマージンを確保
できる。そのため特にオシロスコープ等を用いてタイミ
ングマージン内で正しくラッチされているかを確認する
必要がなくなる。次に、ＥＮＢ−Ｂ〜Ｄにより５０Ｍで
同期した信号を多重し、ＤＡＴＡ−Ｏ［０〜７］を生成
する。動作タイミングを図６に示す。
【００２７】また、図７に低速クロックと高速クロック
の比に応じて図１でいうＥＮＢ相当のイネーブル信号の
生成位置タイミングを示す。図７では、この比が（１：
２），（１：３），（１：４）及び（１：Ｘ）の場合に
ついて夫々示している。尚、低速クロックと高速クロッ
クには共にジッタはないものとする。
の比に応じて図１でいうＥＮＢ相当のイネーブル信号の
生成位置タイミングを示す。図７では、この比が（１：
２），（１：３），（１：４）及び（１：Ｘ）の場合に
ついて夫々示している。尚、低速クロックと高速クロッ
クには共にジッタはないものとする。
【００２８】
【発明の効果】以上述べた如く、本発明によれば、クロ
ック乗せ換えのデータ本数に関係なく、１回だけタイミ
ングマージン内で正しく動作しているかどうかをオシロ
スコープ等に確認すれば良いので、データ本数が多くな
ればなる程、効果が大となる。
ック乗せ換えのデータ本数に関係なく、１回だけタイミ
ングマージン内で正しく動作しているかどうかをオシロ
スコープ等に確認すれば良いので、データ本数が多くな
ればなる程、効果が大となる。
【図１】本発明の実施の形態を示すブロック図である。
【図２】図１の制御部２４の例を示すブロック図であ
る。
る。
【図３】図２のブロックの動作タイミングチャートであ
る。
る。
【図４】（Ａ）は低速クロック及び低速データと高速ク
ロックとの位相関係を示す図、（Ｂ）はセットアップタ
イムとホールドタイムとを説明する図である。
ロックとの位相関係を示す図、（Ｂ）はセットアップタ
イムとホールドタイムとを説明する図である。
【図５】本発明の実施例のブロック図である。
【図６】図５の動作を示すタイミングチャートである。
【図７】低速クロックと高速クロックとのクロック比率
に応じたイネーブル信号の位相関係を示す図である。
に応じたイネーブル信号の位相関係を示す図である。
【図８】従来のクロック乗せ換え回路を示す図である。
１ 低速同期部 ２ 高速同期部 １１ 低速データ部 １２ 低速制御信号部 １３ 低速周期的変化（ＦＰ）部 ２１ 高速データ部 ２２ 高速制御信号部 ２３ 高速周期的変化（ＦＰ）部 ２４ 制御部 ２５ データラッチＦ／Ｆ ２６ 制御信号ラッチＦ／Ｆ ２７ ＦＰラッチＦ／Ｆ
Claims (3)
- 【請求項１】 フレームパルスとこのフレームパルスに
同期した所定クロック周期のデータとをより高速のクロ
ックに乗せ換えるクロック乗せ換え回路であって、 前記フレームパルスを前記高速のクロックに乗せ換える
フレーム用乗せ換え手段と、 前記データを前記高速のクロックに乗せ換えるデータ用
乗せ換え手段と、 前記フレーム用乗せ換え手段によるクロック乗せ換え後
のフレームパルスを基に前記データの変化点からセット
アップタイム及びホールドタイムのタイミングマージン
が十分なタイミング位置に前記データ用乗せ換え手段の
イネーブル信号を生成するイネーブル信号生成手段と、
を含むことを特徴とするクロック乗せ換え回路。 - 【請求項２】 前記イネーブル信号生成手段は、前記ク
ロック乗せ換え後のフレームパルスと同一周期を有しか
つ前記高速のクロックの１周期相当の遅延時間を有する
前記イネーブル信号を生成するよう構成されていること
を特徴とする請求項１記載のクロック乗せ換え回路。 - 【請求項３】 イネーブル信号生成手段は、前記クロッ
ク乗せ換え後のフレームパルスと同一周期を有しかつ前
記高速のクロックの一周期相当の遅延時間だけ順次遅延
された第１〜第ｎ（ｎは２以上の整数）のイネーブル信
号を生成するよう構成されており、前記データ用乗せ換
え手段は、前記第１のイネーブル信号に応答して前記デ
ータの乗せ換えを行う第１のフリップフロップと、前記
第２〜第ｎのイネーブル信号に応答して前記第１のフリ
ップフロップの出力を多重化して出力する多重化手段と
を有することを特徴とする請求項１または２記載のクロ
ック乗せ換え回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9194408A JPH1141215A (ja) | 1997-07-18 | 1997-07-18 | クロック乗せ換え回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9194408A JPH1141215A (ja) | 1997-07-18 | 1997-07-18 | クロック乗せ換え回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1141215A true JPH1141215A (ja) | 1999-02-12 |
Family
ID=16324113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9194408A Withdrawn JPH1141215A (ja) | 1997-07-18 | 1997-07-18 | クロック乗せ換え回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1141215A (ja) |
-
1997
- 1997-07-18 JP JP9194408A patent/JPH1141215A/ja not_active Withdrawn
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20041005 |