JP2003156538A - 半導体試験装置 - Google Patents
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Abstract
(57)【要約】
【課題】 本発明は、複数の被試験デバイスを同時試験
する場合に、被試験デバイスのＩ／Ｏピンのビット構成
に対応して同時試験個数を効率よく容易に増加できる半
導体試験装置を提供する。 【解決手段】 同一信号源から信号分岐したチャンネル
から成るチャンネル群を複数設け、各チャンネル群のチ
ャンネルを試験ピンに割り当てて複数の被試験デバイス
を同時試験する半導体試験装置において、同時試験する
被試験デバイスの個数に対応して期待値のチャンネルを
選択出力する第１の選択出力手段と、該第１の選択手段
により選択出力と被試験デバイスの出力と論理比較する
論理比較手段と、該論理比較手段の論理比較結果を所定
ビット数のグループとして選択出力する第２の選択出力
手段とを具備する。
する場合に、被試験デバイスのＩ／Ｏピンのビット構成
に対応して同時試験個数を効率よく容易に増加できる半
導体試験装置を提供する。 【解決手段】 同一信号源から信号分岐したチャンネル
から成るチャンネル群を複数設け、各チャンネル群のチ
ャンネルを試験ピンに割り当てて複数の被試験デバイス
を同時試験する半導体試験装置において、同時試験する
被試験デバイスの個数に対応して期待値のチャンネルを
選択出力する第１の選択出力手段と、該第１の選択手段
により選択出力と被試験デバイスの出力と論理比較する
論理比較手段と、該論理比較手段の論理比較結果を所定
ビット数のグループとして選択出力する第２の選択出力
手段とを具備する。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、複数の被試験デバ
イスを同時試験する場合に、被試験デバイスのＩ／Ｏピ
ンのビット構成に対応して同時試験個数を効率よく容易
に増加できる半導体試験装置に関する。 【０００２】 【従来の技術】従来技術の半導体試験装置の例につい
て、図２〜図５とを参照して構成と動作について説明す
る。図２に示すように、従来の半導体試験装置の一例
は、同時試験する被試験デバイス（ＤＵＴ）９１、９
２、・・・の試験ピン数に対応してピンブロック８１、
８２、・・・で構成している。但し、図２に示す同時試
験する被試験デバイスの数は、例えば４個、８個、１６
個、３２個であるが、２個分のピンブロックのみ表示し
ている。 【０００３】半導体試験装置のピンブロック８１は、タ
イミング発生器４と、パターン発生器５と、波形整形器
６と、論理比較器７と、フェイルメモリ８と、ドライバ
Ｄｒと、コンパレータＣｐとで構成している。但し、図
２のピンブロック８１において、図を簡明とするため、
ドライバＤｒとコンパレータＣｐとは、それぞれ同時試
験する被試験デバイスの個数に対応した数あるが、それ
ぞれ２個分のみ表示して他は省略している。また、図２
は、コントローラやバス等の制御系についても省略して
いる。 【０００４】次に、半導体試験装置の論理試験の動作に
ついて説明する。パターン発生器５において、タイミン
グ発生器４から出力された基本クロック信号に同期して
論理データと期待値とを発生する。 【０００５】波形整形器６において、パターン発生器５
からの論理データと、タイミング発生器４からのクロッ
ク信号とで各種論理パターンを生成する。試験パターン
は、被試験デバイスに印加する試験レートにおけるアド
レス信号、クロック、書き込み読み出しなどの制御信号
となる。 【０００６】波形整形器６から出力する論理パターン
は、ドライバＤｒにより所定の電圧レベルに増幅され、
被試験デバイス９１のＩ／ＯピンＰ１に出力する。 【０００７】被試験デバイス９１のＩ／ＯピンＰ１から
の出力信号は、コンパレータ４４により電圧比較して論
理信号として出力する。 【０００８】論理比較器７において、タイミング発生器
４からのストローブ信号のタイミングで、ＤＵＴ９１の
論理出力信号と、パターン発生器５からの期待値と、論
理比較してパス／フェイル判定をおこない、フェイルし
た場合はフェイルメモリ８にそのアドレスを記憶する。 【０００９】次に、半導体試験装置の同時試験のチャン
ネル割り当てについて、図３と図４とを参照して説明す
る。半導体試験装置の試験チャンネル（ｃｈ）は、例え
ば、ドライバ出力チャンネルが５１２ｃｈ、Ｉ／Ｏチャ
ンネルが３２０ｃｈで、１６チャイルド構成とする。 【００１０】ここで、チャイルドとは、同一信号源から
信号分岐したチャンネルから成るチャンネル群である。
つまり、同一の信号源により分配したチャンネル群の各
対応チャンネルには同一の信号源から分配した試験信号
接続し、被試験デバイスの試験ピンに割り当て、複数の
被試験デバイスが同時試験ができるようにしている。 【００１１】例えば、図３に示すように、チャイルド１
のチャンネルの構成は、１〜３２ｃｈがドライバ（３２
ビット）、３３〜５２ｃｈがＩ／Ｏ（２０ビット）であ
る。また、チャイルド２のチャンネルの構成は、６５〜
９６ｃｈがドライバ（３２ビット）、９７〜１１６ｃｈ
がＩ／Ｏ（２０ビット）として割り当てられているとす
る。以下同様に、チャイルド１６までの各チャンネルが
ドライバとＩ／Ｏとに割り当てられる。 【００１２】ここで、各チャイルドの対応チャンネルは
同一の信号源から分岐して供給しているので、例えば、
チャイルド１の４９ｃｈと対応するチャイルド２の１１
３ｃｈとは同じ信号源に接続されている。そして、被試
験デバイスのＩ／Ｏピンが８ビット幅の場合、Ｉ／Ｏチ
ャンネルの３３〜４０ｃｈを被試験デバイス９１、９２
のＩ／Ｏピンにそれぞれ割り当てる。同様に、Ｉ／Ｏチ
ャンネルの４１〜４８ｃｈを被試験デバイス９３、９４
のＩ／Ｏピンにそれぞれ割り当てる。つまり、チャイル
ド１の４９〜５２ｃｈと、チャイルド２の１１３〜１１
６ｃｈのチャンネルは、被試験デバイスに割り当ててい
ないチャンネルとなる。 【００１３】同様に、チャイルド３以下においても被試
験デバイスのチャンネルの割り当てを行う。従って、被
試験デバイスのＩ／Ｏピンが８ビット幅の場合、１チャ
イルドで２個の被試験デバイスの同時試験ができ、１６
チャイルドで同時試験できる被試験デバイスの数は３２
個となる。 【００１４】次に、論理比較器７について、図５を参照
して要部構成と動作について説明する。図５に示す論理
比較器７の要部は、ＥＸ−ＯＲゲート３３、４１、４
９、５０と、ＯＲゲート２１、２２、２４、２５、２６
と、ＡＮＤゲート１１、１４と、マルチプレクサ３とで
構成している。 【００１５】Ｉ／Ｏピンの３３ｃｈの出力信号と、３３
ｃｈの期待値（ＥＸＰ）とをＥＸ−ＯＲゲート３３でパ
ス（一致）／フェイル（不一致）の論理比較し、フェイ
ルの場合はフェイル信号をフェイルメモリに出力して書
き込む。 【００１６】Ｉ／Ｏピンの３３〜４０ｃｈの出力信号
は、図示していないが同様にＥＸ−ＯＲゲートで期待値
と論理比較して比較結果を出力する。そして、ＥＸ−Ｏ
Ｒゲート３３以下８ビットの論理比較した出力はＯＲゲ
ート２１で受けて論理和を出力する。 【００１７】同様に、ＥＸ−ＯＲゲート４１以下８ビッ
トの論理比較結果のフェイル出力はＯＲゲート２２で論
理和を出力し、ＡＮＤゲート１１で受けて論理積（８ビ
ット）のフェイルをマルチプレクサ３へ出力する。 【００１８】一方、ＯＲゲート２１の論理和出力と、Ｏ
Ｒゲート２２の論理和出力とは、ＯＲゲート２４で受け
て論理和（１６ビット）のフェイルをマルチプレクサ３
へ出力する。 【００１９】なお、被試験デバイスのビット幅が９ビッ
トの場合、Ｉ／Ｏピンの４９ｃｈのＥＸ−ＯＲゲート４
９のフェイル出力と、ＯＲゲート２１の出力とをＯＲゲ
ート２５で論理和（９ビット）を出力する。 【００２０】同様に、Ｉ／Ｏピンの５０ｃｈのＥＸ−Ｏ
Ｒゲート４９のフェイル出力と、ＯＲゲート２２の出力
とをＯＲゲート２６で論理和（９ビット）を出力し、Ａ
ＮＤゲート１４で両出力を受けて論理積（９ビット）の
フェイルをマルチプレクサ３へ出力する。 【００２１】その他のビット幅についても試験可能な回
路構成とし、その他のビット幅のフェイルもマルチプレ
クサ３へ出力し、ビット選択信号により選択したビット
幅の全フェイルの信号を出力し、全被試験デバイスの不
良により同時試験を終了する。 【００２２】次に、従来の半導体試験装置における同時
試験の問題について説明する。従来、半導体試験装置に
おいて同時試験する被試験デバイスの個数は１６個、３
２個、６４個と２のｎ乗の数となっている。つまり、半
導体試験装置において、チャンネル数を多ビットに合わ
せた数にしておき、半分のビット幅では同時試験個数を
２倍に、１／４のビット幅では同時試験個数を４倍とし
ている。この場合、半導体試験装置の試験チャンネル数
は、同時試験する個数が増加したとき、同時試験の各チ
ャンネルのレベル、タイミング、波形が同じに設定でき
るようにしている。 【００２３】しかし、同時試験する被試験デバイスのＩ
／Ｏピンのビット幅が基準数の倍数になっていない場
合、例えば、Ｉ／Ｏチャンネルの２０ビットに対して８
ビットとなっている場合、１チャイルドでは残り各４ビ
ット余るが、同時試験で分岐しているチャイルド分岐の
ため各４ビットに異なる設定ができず使用できない。 【００２４】例えば、前記したように半導体試験装置の
試験チャンネルは、ドライバ出力チャンネルが５１２ｃ
ｈ、Ｉ／Ｏチャンネルが３２０ｃｈで、１６チャイルド
構成とする。 【００２５】この場合、図４の（ａ）に示すように、同
時試験するウェーハのチップが４×８＝３２チップと
し、各チップのドライバピン１０ビット、Ｉ／Ｏピン８
ビットとしたとき、ドライバチャンネルは１０×３２＝
３２０チャンネル、Ｉ／Ｏチャンネルは８×３２＝２５
６チャンネルとなり同時試験できる。 【００２６】しかし、図４の（ｂ）に示すように、同時
試験するウェーハのチップが５×７＝３５チップとし、
各チップのドライバピン１０ビット、Ｉ／Ｏピン８ビッ
トとしたとき、ドライバチャンネルは１０×３５＝３５
０チャンネル、Ｉ／Ｏチャンネルは８×３５＝２８０チ
ャンネルとなり試験チャンネル数はそれぞれ足りるが、
Ｉ／Ｏピンのチャンネルが異なるチャイルドの同じ信号
が割り当てられたチャンネルに異なる信号を割り当てら
れないので同時試験できない。例えば、チャイルド１の
４９ｃｈと、チャイルド２の１１３ｃｈとは、同一信号
源から分岐した同じ信号が割り当てられているため、異
なる信号を割り当てられない。 【００２７】なお、通常ドライバ側は同じ試験信号で出
力するので、ドライバ側信号を分岐してチャンネル増加
することが容易であるが、コンパレータ側はそれぞれ個
別に期待値と比較してパス／フェイル検出する必要があ
るのでチャンネル増加が容易でない。 【００２８】 【発明が解決しようとする課題】上記説明のように、従
来の半導体試験装置において、同時試験する被試験デバ
イスのＩ／Ｏピンの数が各チャイルドのチャンネル数と
一致しない場合余りのチャンネルが生じ効率のよい同時
試験ができない場合があり実用上の問題があった。そこ
で、本発明はこうした問題に鑑みなされたもので、その
目的は、複数の被試験デバイスを同時試験する場合に、
被試験デバイスのＩ／Ｏピンのビット構成に対応して同
時試験個数を効率よく容易に増加できる半導体試験装置
を提供することにある。 【００２９】 【課題を解決するための手段】即ち、上記目的を達成す
るためになされた本発明の第１は、同一信号源から信号
分岐したチャンネルから成るチャンネル群を複数設け、
各チャンネル群のチャンネルを試験ピンに割り当てて複
数の被試験デバイスを同時試験する半導体試験装置にお
いて、同時試験する被試験デバイスの個数に対応して期
待値のチャンネルを選択出力する第１の選択出力手段
と、該第１の選択手段により選択出力と被試験デバイス
の出力と論理比較する論理比較手段と、該論理比較手段
の論理比較結果を所定ビット数のグループとして選択出
力する第２の選択出力手段と、を具備していることを特
徴とした半導体試験装置を要旨としている。 【００３０】 【発明の実施の形態】本発明の半導体試験装置の実施例
について、図１〜図３を参照して構成と動作について説
明する。本発明の半導体試験装置の図２に示す構成は、
従来と同様であり、従来技術において説明したので説明
を省略する。また、半導体試験装置の論理試験の動作に
ついても従来と同様であるので説明を省略する。但し、
本発明の半導体試験装置の論理比較器７の構成は従来と
異なるので後述する。 【００３１】次に、本発明の半導体試験装置の同時試験
のチャンネル割り当てについて、図３に示す従来と同様
の例で説明する。半導体試験装置の試験チャンネルは、
例えば従来と同様に、ドライバ出力チャンネルが５１２
チャンネル、Ｉ／Ｏチャンネルが３２０チャンネルで、
１６チャイルド構成とする。 【００３２】そして、図３に示すように、チャイルド１
のチャンネルの構成は、１〜３２ｃｈがドライバ（３２
ビット）、３３〜５２ｃｈがＩ／Ｏ（２０ビット）であ
る。また、チャイルド２のチャンネルの構成は、６５〜
９６ｃｈがドライバ（３２ビット）、９７〜１１６ｃｈ
がＩ／Ｏ（２０ビット）として割り当てられているとす
る。以下同様に、チャイルド１６までの各チャンネルが
ドライバとＩ／Ｏとに割り当てられる。 【００３３】そして、被試験デバイスのＩ／Ｏピンが従
来例と同じ８ビット幅の場合、Ｉ／Ｏチャンネルの３３
〜４０ｃｈを被試験デバイス９１、９２のＩ／Ｏピンに
それぞれ割り当てる。同様に、Ｉ／Ｏチャンネルの４１
〜４８ｃｈを被試験デバイス９３、９４のＩ／Ｏピンに
それぞれ割り当てる。但し、本発明の半導体試験装置に
おいては、４９ｃｈ〜５２ｃｈと、１１３ｃｈ〜１１６
ｃｈの余りチャンネルを被試験デバイス９５に割り当て
る。同様に、他のチャイルドにおいても被試験デバイス
のチャンネルの割り当てを行う。 【００３４】次に、同時試験する被試験デバイスのＩ／
Ｏピンの数が各チャイルドのチャンネル数と一致しない
場合、余りのチャンネルを利用して同時試験がでるよう
にした本発明の半導体試験装置の論理比較器７につい
て、図１を参照して要部構成と動作について説明する。
図１に示す論理比較器７の要部は、ＥＸ−ＯＲゲート３
３、４１、４９、５０と、ＯＲゲート２１、２２、２
４、２５、２６と、ＡＮＤゲート１１、１４と、マルチ
プレクサ３との従来構成に、マルチプレクサ１、２と、
ＡＮＤゲート１２、１３と、ＥＸ−ＯＲゲート２３とを
追加して構成している。 【００３５】ここで、従来構成のＥＸ−ＯＲゲート３
３、４１と、ＯＲゲート２１、２２と、マルチプレクサ
３とに関しては、従来と同様の動作であり、従来技術に
おいて説明したので説明を省略する。 【００３６】マルチプレクサ１は、Ｉ／Ｏピンの３３ｃ
ｈの期待値を期待値選択信号で選択して出力する。Ｉ／
Ｏピンの４９ｃｈの出力と、マルチプレクサ１の３３ｃ
ｈの選択出力とをＥＸ−ＯＲゲート４９で論理比較して
出力する。また、マルチプレクサ２において、Ｉ／Ｏピ
ンの３４ｃｈの期待値を期待値選択信号で選択して出力
する。Ｉ／Ｏピンの５０ｃｈの出力と、マルチプレクサ
２の３４ｃｈの選択出力とをＥＸ−ＯＲゲート５０で論
理比較して出力する。同様に、図に示していないがＩ／
Ｏピンの５１ｃｈ、５２ｃｈの出力は、マルチプレクサ
により選択出力した３５ｃｈ、３６ｃｈの期待値とそれ
ぞれＥＸ−ＯＲゲートで論理比較して出力している。 【００３７】また同様に、図１に示してはいないが、図
３に示すチャイルド２のＩ／Ｏピンの１１３ｃｈ〜１１
６ｃｈの出力は、マルチプレクサにより選択出力した３
７ｃｈ〜４０ｃｈの期待値とそれぞれＥＸ−ＯＲゲート
で論理比較してフェイル出力している。なお、期待値の
チャイルド１の３７ｃｈ〜４０ｃｈは、チャイルド２の
１０１ｃｈ〜１０４ｃｈとそれぞれ同じ信号源に接続さ
れているチャンネルである。 【００３８】ＥＸ−ＯＲゲート４９、５０の論理比較し
たフェイル出力と、同時試験信号との論理積をＡＮＤゲ
ート１２、１３からそれぞれＯＲゲート２３に出力して
いる。ＯＲゲート２３は、Ｉ／Ｏ出力の４９ｃｈ〜５２
ｃｈと１１３ｃｈ〜１１６ｃｈの期待値と論理比較した
フェイル出力の８ビットの論理和をＯＲゲート２３から
ＡＮＤゲート１１へ出力する。 【００３９】上記により、１個の被試験デバイスの８ビ
ットのＩ／Ｏピンにチャイルド１と、チャイルド２との
余りチャンネルを接続して、８ビットのＩ／Ｏピンに異
なる試験信号で試験できるので、同時試験できる被試験
デバイスの数が増加する。例えば、本例の半導体試験装
置の場合、被試験デバイスのＩ／Ｏピンが８ビット幅と
すると、２チャイルドで５個の被試験デバイスの同時試
験ができ、１６チャイルドで被試験デバイス４０個の同
時試験ができることになる。 【００４０】一方、被試験デバイスのビット幅が９ビッ
トの場合について以下説明する。マルチプレクサ１にお
いて期待値選択信号により選択した期待値の４９ｃｈ出
力と、Ｉ／Ｏピンの４９ｃｈとをＥＸ−ＯＲゲート４９
で受けて、そのフェイル出力と、ＯＲゲート２１の出力
とをＯＲゲート２５で受けて論理和（９ビット）をＡＮ
Ｄゲート１４へ出力する。 【００４１】同様に、マルチプレクサ２において期待値
選択信号により選択した期待値の５０ｃｈ出力と、Ｉ／
Ｏピンの５０ｃｈとをＥＸ−ＯＲゲート５０で受けて、
そのフェイル出力と、ＯＲゲート２２の出力とをＯＲゲ
ート２４で受けて論理和（９ビット）をＡＮＤゲート１
４へ出力する。そして、ＡＮＤゲート１４の論理積（９
ビット）のフェイルとしてマルチプレクサ３へ出力して
いる。 【００４２】その他のビット幅についても従来と同様に
試験可能な回路構成とし、その他のビット幅のフェイル
もマルチプレクサ３へ所定ビット数のグループとして出
力し、ビット選択信号により選択したビット幅の全フェ
イルの信号を選択出力する。そして、全被試験デバイス
のフェイルにより同時試験を終了する。 【００４３】以上説明したように、同時試験する被試験
デバイスのＩ／Ｏピンのビット幅が基準数の倍数になっ
ていない場合、例えば、Ｉ／Ｏチャンネルの２０ビット
に対して８ビットとなっている場合、本発明の半導体試
験装置では、１チャイルドでは残り各４ビット余るが、
各４ビットに接続するチャンネルに異なる期待値のチャ
ンネルを設定できる。 【００４４】 【発明の効果】本発明は、以上説明したような形態で実
施され、以下に記載されるような効果を奏する。即ち、
本発明の半導体試験装置は、複数の被試験デバイスを同
時試験する場合に、被試験デバイスのＩ／Ｏピンのビッ
ト構成に対応して、各チャイルドの試験チャンネルの期
待値を切り換えて選択できるので、同時試験個数を効率
よく容易に増加できる効果がある。
イスを同時試験する場合に、被試験デバイスのＩ／Ｏピ
ンのビット構成に対応して同時試験個数を効率よく容易
に増加できる半導体試験装置に関する。 【０００２】 【従来の技術】従来技術の半導体試験装置の例につい
て、図２〜図５とを参照して構成と動作について説明す
る。図２に示すように、従来の半導体試験装置の一例
は、同時試験する被試験デバイス（ＤＵＴ）９１、９
２、・・・の試験ピン数に対応してピンブロック８１、
８２、・・・で構成している。但し、図２に示す同時試
験する被試験デバイスの数は、例えば４個、８個、１６
個、３２個であるが、２個分のピンブロックのみ表示し
ている。 【０００３】半導体試験装置のピンブロック８１は、タ
イミング発生器４と、パターン発生器５と、波形整形器
６と、論理比較器７と、フェイルメモリ８と、ドライバ
Ｄｒと、コンパレータＣｐとで構成している。但し、図
２のピンブロック８１において、図を簡明とするため、
ドライバＤｒとコンパレータＣｐとは、それぞれ同時試
験する被試験デバイスの個数に対応した数あるが、それ
ぞれ２個分のみ表示して他は省略している。また、図２
は、コントローラやバス等の制御系についても省略して
いる。 【０００４】次に、半導体試験装置の論理試験の動作に
ついて説明する。パターン発生器５において、タイミン
グ発生器４から出力された基本クロック信号に同期して
論理データと期待値とを発生する。 【０００５】波形整形器６において、パターン発生器５
からの論理データと、タイミング発生器４からのクロッ
ク信号とで各種論理パターンを生成する。試験パターン
は、被試験デバイスに印加する試験レートにおけるアド
レス信号、クロック、書き込み読み出しなどの制御信号
となる。 【０００６】波形整形器６から出力する論理パターン
は、ドライバＤｒにより所定の電圧レベルに増幅され、
被試験デバイス９１のＩ／ＯピンＰ１に出力する。 【０００７】被試験デバイス９１のＩ／ＯピンＰ１から
の出力信号は、コンパレータ４４により電圧比較して論
理信号として出力する。 【０００８】論理比較器７において、タイミング発生器
４からのストローブ信号のタイミングで、ＤＵＴ９１の
論理出力信号と、パターン発生器５からの期待値と、論
理比較してパス／フェイル判定をおこない、フェイルし
た場合はフェイルメモリ８にそのアドレスを記憶する。 【０００９】次に、半導体試験装置の同時試験のチャン
ネル割り当てについて、図３と図４とを参照して説明す
る。半導体試験装置の試験チャンネル（ｃｈ）は、例え
ば、ドライバ出力チャンネルが５１２ｃｈ、Ｉ／Ｏチャ
ンネルが３２０ｃｈで、１６チャイルド構成とする。 【００１０】ここで、チャイルドとは、同一信号源から
信号分岐したチャンネルから成るチャンネル群である。
つまり、同一の信号源により分配したチャンネル群の各
対応チャンネルには同一の信号源から分配した試験信号
接続し、被試験デバイスの試験ピンに割り当て、複数の
被試験デバイスが同時試験ができるようにしている。 【００１１】例えば、図３に示すように、チャイルド１
のチャンネルの構成は、１〜３２ｃｈがドライバ（３２
ビット）、３３〜５２ｃｈがＩ／Ｏ（２０ビット）であ
る。また、チャイルド２のチャンネルの構成は、６５〜
９６ｃｈがドライバ（３２ビット）、９７〜１１６ｃｈ
がＩ／Ｏ（２０ビット）として割り当てられているとす
る。以下同様に、チャイルド１６までの各チャンネルが
ドライバとＩ／Ｏとに割り当てられる。 【００１２】ここで、各チャイルドの対応チャンネルは
同一の信号源から分岐して供給しているので、例えば、
チャイルド１の４９ｃｈと対応するチャイルド２の１１
３ｃｈとは同じ信号源に接続されている。そして、被試
験デバイスのＩ／Ｏピンが８ビット幅の場合、Ｉ／Ｏチ
ャンネルの３３〜４０ｃｈを被試験デバイス９１、９２
のＩ／Ｏピンにそれぞれ割り当てる。同様に、Ｉ／Ｏチ
ャンネルの４１〜４８ｃｈを被試験デバイス９３、９４
のＩ／Ｏピンにそれぞれ割り当てる。つまり、チャイル
ド１の４９〜５２ｃｈと、チャイルド２の１１３〜１１
６ｃｈのチャンネルは、被試験デバイスに割り当ててい
ないチャンネルとなる。 【００１３】同様に、チャイルド３以下においても被試
験デバイスのチャンネルの割り当てを行う。従って、被
試験デバイスのＩ／Ｏピンが８ビット幅の場合、１チャ
イルドで２個の被試験デバイスの同時試験ができ、１６
チャイルドで同時試験できる被試験デバイスの数は３２
個となる。 【００１４】次に、論理比較器７について、図５を参照
して要部構成と動作について説明する。図５に示す論理
比較器７の要部は、ＥＸ−ＯＲゲート３３、４１、４
９、５０と、ＯＲゲート２１、２２、２４、２５、２６
と、ＡＮＤゲート１１、１４と、マルチプレクサ３とで
構成している。 【００１５】Ｉ／Ｏピンの３３ｃｈの出力信号と、３３
ｃｈの期待値（ＥＸＰ）とをＥＸ−ＯＲゲート３３でパ
ス（一致）／フェイル（不一致）の論理比較し、フェイ
ルの場合はフェイル信号をフェイルメモリに出力して書
き込む。 【００１６】Ｉ／Ｏピンの３３〜４０ｃｈの出力信号
は、図示していないが同様にＥＸ−ＯＲゲートで期待値
と論理比較して比較結果を出力する。そして、ＥＸ−Ｏ
Ｒゲート３３以下８ビットの論理比較した出力はＯＲゲ
ート２１で受けて論理和を出力する。 【００１７】同様に、ＥＸ−ＯＲゲート４１以下８ビッ
トの論理比較結果のフェイル出力はＯＲゲート２２で論
理和を出力し、ＡＮＤゲート１１で受けて論理積（８ビ
ット）のフェイルをマルチプレクサ３へ出力する。 【００１８】一方、ＯＲゲート２１の論理和出力と、Ｏ
Ｒゲート２２の論理和出力とは、ＯＲゲート２４で受け
て論理和（１６ビット）のフェイルをマルチプレクサ３
へ出力する。 【００１９】なお、被試験デバイスのビット幅が９ビッ
トの場合、Ｉ／Ｏピンの４９ｃｈのＥＸ−ＯＲゲート４
９のフェイル出力と、ＯＲゲート２１の出力とをＯＲゲ
ート２５で論理和（９ビット）を出力する。 【００２０】同様に、Ｉ／Ｏピンの５０ｃｈのＥＸ−Ｏ
Ｒゲート４９のフェイル出力と、ＯＲゲート２２の出力
とをＯＲゲート２６で論理和（９ビット）を出力し、Ａ
ＮＤゲート１４で両出力を受けて論理積（９ビット）の
フェイルをマルチプレクサ３へ出力する。 【００２１】その他のビット幅についても試験可能な回
路構成とし、その他のビット幅のフェイルもマルチプレ
クサ３へ出力し、ビット選択信号により選択したビット
幅の全フェイルの信号を出力し、全被試験デバイスの不
良により同時試験を終了する。 【００２２】次に、従来の半導体試験装置における同時
試験の問題について説明する。従来、半導体試験装置に
おいて同時試験する被試験デバイスの個数は１６個、３
２個、６４個と２のｎ乗の数となっている。つまり、半
導体試験装置において、チャンネル数を多ビットに合わ
せた数にしておき、半分のビット幅では同時試験個数を
２倍に、１／４のビット幅では同時試験個数を４倍とし
ている。この場合、半導体試験装置の試験チャンネル数
は、同時試験する個数が増加したとき、同時試験の各チ
ャンネルのレベル、タイミング、波形が同じに設定でき
るようにしている。 【００２３】しかし、同時試験する被試験デバイスのＩ
／Ｏピンのビット幅が基準数の倍数になっていない場
合、例えば、Ｉ／Ｏチャンネルの２０ビットに対して８
ビットとなっている場合、１チャイルドでは残り各４ビ
ット余るが、同時試験で分岐しているチャイルド分岐の
ため各４ビットに異なる設定ができず使用できない。 【００２４】例えば、前記したように半導体試験装置の
試験チャンネルは、ドライバ出力チャンネルが５１２ｃ
ｈ、Ｉ／Ｏチャンネルが３２０ｃｈで、１６チャイルド
構成とする。 【００２５】この場合、図４の（ａ）に示すように、同
時試験するウェーハのチップが４×８＝３２チップと
し、各チップのドライバピン１０ビット、Ｉ／Ｏピン８
ビットとしたとき、ドライバチャンネルは１０×３２＝
３２０チャンネル、Ｉ／Ｏチャンネルは８×３２＝２５
６チャンネルとなり同時試験できる。 【００２６】しかし、図４の（ｂ）に示すように、同時
試験するウェーハのチップが５×７＝３５チップとし、
各チップのドライバピン１０ビット、Ｉ／Ｏピン８ビッ
トとしたとき、ドライバチャンネルは１０×３５＝３５
０チャンネル、Ｉ／Ｏチャンネルは８×３５＝２８０チ
ャンネルとなり試験チャンネル数はそれぞれ足りるが、
Ｉ／Ｏピンのチャンネルが異なるチャイルドの同じ信号
が割り当てられたチャンネルに異なる信号を割り当てら
れないので同時試験できない。例えば、チャイルド１の
４９ｃｈと、チャイルド２の１１３ｃｈとは、同一信号
源から分岐した同じ信号が割り当てられているため、異
なる信号を割り当てられない。 【００２７】なお、通常ドライバ側は同じ試験信号で出
力するので、ドライバ側信号を分岐してチャンネル増加
することが容易であるが、コンパレータ側はそれぞれ個
別に期待値と比較してパス／フェイル検出する必要があ
るのでチャンネル増加が容易でない。 【００２８】 【発明が解決しようとする課題】上記説明のように、従
来の半導体試験装置において、同時試験する被試験デバ
イスのＩ／Ｏピンの数が各チャイルドのチャンネル数と
一致しない場合余りのチャンネルが生じ効率のよい同時
試験ができない場合があり実用上の問題があった。そこ
で、本発明はこうした問題に鑑みなされたもので、その
目的は、複数の被試験デバイスを同時試験する場合に、
被試験デバイスのＩ／Ｏピンのビット構成に対応して同
時試験個数を効率よく容易に増加できる半導体試験装置
を提供することにある。 【００２９】 【課題を解決するための手段】即ち、上記目的を達成す
るためになされた本発明の第１は、同一信号源から信号
分岐したチャンネルから成るチャンネル群を複数設け、
各チャンネル群のチャンネルを試験ピンに割り当てて複
数の被試験デバイスを同時試験する半導体試験装置にお
いて、同時試験する被試験デバイスの個数に対応して期
待値のチャンネルを選択出力する第１の選択出力手段
と、該第１の選択手段により選択出力と被試験デバイス
の出力と論理比較する論理比較手段と、該論理比較手段
の論理比較結果を所定ビット数のグループとして選択出
力する第２の選択出力手段と、を具備していることを特
徴とした半導体試験装置を要旨としている。 【００３０】 【発明の実施の形態】本発明の半導体試験装置の実施例
について、図１〜図３を参照して構成と動作について説
明する。本発明の半導体試験装置の図２に示す構成は、
従来と同様であり、従来技術において説明したので説明
を省略する。また、半導体試験装置の論理試験の動作に
ついても従来と同様であるので説明を省略する。但し、
本発明の半導体試験装置の論理比較器７の構成は従来と
異なるので後述する。 【００３１】次に、本発明の半導体試験装置の同時試験
のチャンネル割り当てについて、図３に示す従来と同様
の例で説明する。半導体試験装置の試験チャンネルは、
例えば従来と同様に、ドライバ出力チャンネルが５１２
チャンネル、Ｉ／Ｏチャンネルが３２０チャンネルで、
１６チャイルド構成とする。 【００３２】そして、図３に示すように、チャイルド１
のチャンネルの構成は、１〜３２ｃｈがドライバ（３２
ビット）、３３〜５２ｃｈがＩ／Ｏ（２０ビット）であ
る。また、チャイルド２のチャンネルの構成は、６５〜
９６ｃｈがドライバ（３２ビット）、９７〜１１６ｃｈ
がＩ／Ｏ（２０ビット）として割り当てられているとす
る。以下同様に、チャイルド１６までの各チャンネルが
ドライバとＩ／Ｏとに割り当てられる。 【００３３】そして、被試験デバイスのＩ／Ｏピンが従
来例と同じ８ビット幅の場合、Ｉ／Ｏチャンネルの３３
〜４０ｃｈを被試験デバイス９１、９２のＩ／Ｏピンに
それぞれ割り当てる。同様に、Ｉ／Ｏチャンネルの４１
〜４８ｃｈを被試験デバイス９３、９４のＩ／Ｏピンに
それぞれ割り当てる。但し、本発明の半導体試験装置に
おいては、４９ｃｈ〜５２ｃｈと、１１３ｃｈ〜１１６
ｃｈの余りチャンネルを被試験デバイス９５に割り当て
る。同様に、他のチャイルドにおいても被試験デバイス
のチャンネルの割り当てを行う。 【００３４】次に、同時試験する被試験デバイスのＩ／
Ｏピンの数が各チャイルドのチャンネル数と一致しない
場合、余りのチャンネルを利用して同時試験がでるよう
にした本発明の半導体試験装置の論理比較器７につい
て、図１を参照して要部構成と動作について説明する。
図１に示す論理比較器７の要部は、ＥＸ−ＯＲゲート３
３、４１、４９、５０と、ＯＲゲート２１、２２、２
４、２５、２６と、ＡＮＤゲート１１、１４と、マルチ
プレクサ３との従来構成に、マルチプレクサ１、２と、
ＡＮＤゲート１２、１３と、ＥＸ−ＯＲゲート２３とを
追加して構成している。 【００３５】ここで、従来構成のＥＸ−ＯＲゲート３
３、４１と、ＯＲゲート２１、２２と、マルチプレクサ
３とに関しては、従来と同様の動作であり、従来技術に
おいて説明したので説明を省略する。 【００３６】マルチプレクサ１は、Ｉ／Ｏピンの３３ｃ
ｈの期待値を期待値選択信号で選択して出力する。Ｉ／
Ｏピンの４９ｃｈの出力と、マルチプレクサ１の３３ｃ
ｈの選択出力とをＥＸ−ＯＲゲート４９で論理比較して
出力する。また、マルチプレクサ２において、Ｉ／Ｏピ
ンの３４ｃｈの期待値を期待値選択信号で選択して出力
する。Ｉ／Ｏピンの５０ｃｈの出力と、マルチプレクサ
２の３４ｃｈの選択出力とをＥＸ−ＯＲゲート５０で論
理比較して出力する。同様に、図に示していないがＩ／
Ｏピンの５１ｃｈ、５２ｃｈの出力は、マルチプレクサ
により選択出力した３５ｃｈ、３６ｃｈの期待値とそれ
ぞれＥＸ−ＯＲゲートで論理比較して出力している。 【００３７】また同様に、図１に示してはいないが、図
３に示すチャイルド２のＩ／Ｏピンの１１３ｃｈ〜１１
６ｃｈの出力は、マルチプレクサにより選択出力した３
７ｃｈ〜４０ｃｈの期待値とそれぞれＥＸ−ＯＲゲート
で論理比較してフェイル出力している。なお、期待値の
チャイルド１の３７ｃｈ〜４０ｃｈは、チャイルド２の
１０１ｃｈ〜１０４ｃｈとそれぞれ同じ信号源に接続さ
れているチャンネルである。 【００３８】ＥＸ−ＯＲゲート４９、５０の論理比較し
たフェイル出力と、同時試験信号との論理積をＡＮＤゲ
ート１２、１３からそれぞれＯＲゲート２３に出力して
いる。ＯＲゲート２３は、Ｉ／Ｏ出力の４９ｃｈ〜５２
ｃｈと１１３ｃｈ〜１１６ｃｈの期待値と論理比較した
フェイル出力の８ビットの論理和をＯＲゲート２３から
ＡＮＤゲート１１へ出力する。 【００３９】上記により、１個の被試験デバイスの８ビ
ットのＩ／Ｏピンにチャイルド１と、チャイルド２との
余りチャンネルを接続して、８ビットのＩ／Ｏピンに異
なる試験信号で試験できるので、同時試験できる被試験
デバイスの数が増加する。例えば、本例の半導体試験装
置の場合、被試験デバイスのＩ／Ｏピンが８ビット幅と
すると、２チャイルドで５個の被試験デバイスの同時試
験ができ、１６チャイルドで被試験デバイス４０個の同
時試験ができることになる。 【００４０】一方、被試験デバイスのビット幅が９ビッ
トの場合について以下説明する。マルチプレクサ１にお
いて期待値選択信号により選択した期待値の４９ｃｈ出
力と、Ｉ／Ｏピンの４９ｃｈとをＥＸ−ＯＲゲート４９
で受けて、そのフェイル出力と、ＯＲゲート２１の出力
とをＯＲゲート２５で受けて論理和（９ビット）をＡＮ
Ｄゲート１４へ出力する。 【００４１】同様に、マルチプレクサ２において期待値
選択信号により選択した期待値の５０ｃｈ出力と、Ｉ／
Ｏピンの５０ｃｈとをＥＸ−ＯＲゲート５０で受けて、
そのフェイル出力と、ＯＲゲート２２の出力とをＯＲゲ
ート２４で受けて論理和（９ビット）をＡＮＤゲート１
４へ出力する。そして、ＡＮＤゲート１４の論理積（９
ビット）のフェイルとしてマルチプレクサ３へ出力して
いる。 【００４２】その他のビット幅についても従来と同様に
試験可能な回路構成とし、その他のビット幅のフェイル
もマルチプレクサ３へ所定ビット数のグループとして出
力し、ビット選択信号により選択したビット幅の全フェ
イルの信号を選択出力する。そして、全被試験デバイス
のフェイルにより同時試験を終了する。 【００４３】以上説明したように、同時試験する被試験
デバイスのＩ／Ｏピンのビット幅が基準数の倍数になっ
ていない場合、例えば、Ｉ／Ｏチャンネルの２０ビット
に対して８ビットとなっている場合、本発明の半導体試
験装置では、１チャイルドでは残り各４ビット余るが、
各４ビットに接続するチャンネルに異なる期待値のチャ
ンネルを設定できる。 【００４４】 【発明の効果】本発明は、以上説明したような形態で実
施され、以下に記載されるような効果を奏する。即ち、
本発明の半導体試験装置は、複数の被試験デバイスを同
時試験する場合に、被試験デバイスのＩ／Ｏピンのビッ
ト構成に対応して、各チャイルドの試験チャンネルの期
待値を切り換えて選択できるので、同時試験個数を効率
よく容易に増加できる効果がある。
【図面の簡単な説明】
【図１】本発明の半導体試験装置の要部回路図である。
【図２】半導体試験装置のブロック図である。
【図３】半導体試験装置のピン割り当てを示す図であ
る。 【図４】同時試験の数を示す図である。 【図５】従来の半導体試験装置の要部回路図である。 【符号の説明】 １、２、３ マルチプレクサ ４ タイミング発生器 ５ パターン発生器 ６ 波形整形器 ７ 論理比較器 ８ フェイルメモリ １１、１２、１３ ＡＮＤゲート ２１、２２、２３、２４、２５ ＯＲゲート ３３、４１、４９、５０ ＥＸ−ＯＲゲート ９１、９２ 被試験デバイス
る。 【図４】同時試験の数を示す図である。 【図５】従来の半導体試験装置の要部回路図である。 【符号の説明】 １、２、３ マルチプレクサ ４ タイミング発生器 ５ パターン発生器 ６ 波形整形器 ７ 論理比較器 ８ フェイルメモリ １１、１２、１３ ＡＮＤゲート ２１、２２、２３、２４、２５ ＯＲゲート ３３、４１、４９、５０ ＥＸ−ＯＲゲート ９１、９２ 被試験デバイス
Claims (1)
- 【特許請求の範囲】 【請求項１】 同一信号源から信号分岐したチャンネル
から成るチャンネル群を複数設け、各チャンネル群のチ
ャンネルを試験ピンに割り当てて複数の被試験デバイス
を同時試験する半導体試験装置において、 同時試験する被試験デバイスの個数に対応して期待値の
チャンネルを選択出力する第１の選択出力手段と、 該第１の選択手段により選択出力と被試験デバイスの出
力と論理比較する論理比較手段と、 該論理比較手段の論理比較結果を所定ビット数のグルー
プとして選択出力する第２の選択出力手段と、 を具備していることを特徴とした半導体試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001357334A JP2003156538A (ja) | 2001-11-22 | 2001-11-22 | 半導体試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001357334A JP2003156538A (ja) | 2001-11-22 | 2001-11-22 | 半導体試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003156538A true JP2003156538A (ja) | 2003-05-30 |
Family
ID=19168692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001357334A Withdrawn JP2003156538A (ja) | 2001-11-22 | 2001-11-22 | 半導体試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003156538A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005024445A1 (ja) * | 2003-09-03 | 2005-03-17 | Advantest Corporation | 試験装置 |
| WO2006062067A1 (ja) * | 2004-12-07 | 2006-06-15 | Advantest Corporation | 試験装置 |
| JP2008089457A (ja) * | 2006-10-03 | 2008-04-17 | Yokogawa Electric Corp | 半導体試験装置 |
-
2001
- 2001-11-22 JP JP2001357334A patent/JP2003156538A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005024445A1 (ja) * | 2003-09-03 | 2005-03-17 | Advantest Corporation | 試験装置 |
| US7237159B2 (en) | 2003-09-03 | 2007-06-26 | Advantest Corporation | Test apparatus for testing an electronic device |
| CN100456042C (zh) * | 2003-09-03 | 2009-01-28 | 爱德万测试株式会社 | 试验装置 |
| WO2006062067A1 (ja) * | 2004-12-07 | 2006-06-15 | Advantest Corporation | 試験装置 |
| JPWO2006062067A1 (ja) * | 2004-12-07 | 2008-06-12 | 株式会社アドバンテスト | 試験装置 |
| JP2008089457A (ja) * | 2006-10-03 | 2008-04-17 | Yokogawa Electric Corp | 半導体試験装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050201 |