DE69428668T2

DE69428668T2 - Taktrückgewinnung unter Verwendung einer torgesteuerten Phasenregelschleife

Info

Publication number: DE69428668T2
Application number: DE69428668T
Authority: DE
Inventors: Walter M. Pitio; Donald D. Shugard
Original assignee: AT&T Corp
Current assignee: AT&T Corp
Priority date: 1994-01-03
Filing date: 1994-12-19
Publication date: 2002-08-01
Anticipated expiration: 2014-12-20
Also published as: CA2138564A1; KR950024435A; JPH07221744A; CA2138564C; EP0661842A3; US5834980A; EP0661842A2; EP0661842B1; CN1120762A; DE69428668D1

Description

Die vorliegende Erfindung betrifft Verfahren und Vorrichtungen zur Erzeugung eines Signals zur Synchronisation mit einem Eingangssignal.
In optischen Multi-Gigabit-Datennetzwerken müssen effiziente Empfänger in der Lage sein, die Synchronisation auf Bitebene in weniger als 20 Nanosekunden zu erreichen, 500 Nanosekunden lang synchronisiert zu bleiben und dann bei bestimmten Anwendungen wieder eine Synchronisation mit einer anderen Signalquelle in einer genauso kurzen Zeit zu erreichen. Bei diesen Geschwindigkeiten ist an der Vorfront der derzeitigen digitalen Technologie eine Überabtastung kein praktisches Verfahren, um die Taktgenauigkeit sicherzustellen. Es werden Taktwiederherstellungsschaltungen benötigt.
Aus dem U.S.-Patent Nr. 5,237,290 (dem Patent Nr. '290) ist eine Taktwiederherstellungsschaltung bekannt, die angepaßte spannungsgesteuerte Oszillatoren (VCOs) mit variabler Frequenz verwendet. Auf die Offenlegung des Patents Nr. '290 wird hiermit ausdrücklich Bezug genommen.
Insbesondere verläßt sich die in Fig. 8 des Patents Nr. '290 gezeigte Phasenregelkreis-Taktwiederherstellungsschaltung auf die präzise Vervielfältigung der physikalischen und elektrischen Kenngrößen mehrerer Oszillatorschaltungen, die bei Verwendung von Produktionstechniken für integrierte Schaltungen möglich ist. Da diese Schaltungen nur "indirekt abgestimmt" sind, laufen die Oszillatoren der Schaltungen mit etwas unterschiedlichen Frequenzen. Diese Frequenzdifferenz zwischen Oszillatoren wird betont, wodurch ein Frequenzdrift und ein möglicher Verlust der Synchronisation zwischen dem wiederhergestellten Takt und ankommenden Daten verursacht wird, wenn das Eingangssignal keine Übergänge ausführt, wie zum Beispiel während ununterbrochener Ketten von Einsen oder Nullen. Wenn eine längere Zeit Übergänge im Eingangssignal fehlen und der wiederhergestellte Takt driftet, ist der wiederhergestellte Takt phasenverschoben, wenn die Übergänge wieder erscheinen, so daß Fehler entstehen, bis die Oszillatoren wieder synchronisiert werden können.
Eine weitere Quelle potentieller Fehler wird durch die Verzerrung des Dateneingangssignals verursacht. Die Hauptursache der Verzerrung sind die Reaktanz der Übertragungsmedien und ähnliche parasitäre Effekte, die die Form des analogen Datensignals verzerren. Aufgrund der resultierenden Unsicherheit bezüglich der Digitalisierungsschwelle kann die effektive Breite der erkannten digitalen Datenimpulse stark vermindert werden.
Diese verzerrten Datensignale verursachen außerdem andere Probleme in der Schaltung von Nr.,290. Eine verzerrte Dateneingabe verursacht ein nachfolgendes verzerrtes Taktsignal mit stark verschmälerten Impulsbreiten. Wenn diese Impulsbreiten zu schmal werden, können sie in der Datenwiederherstellungsschaltung nicht zuverlässig verwendet werden.
Aus IBM Technical Disclosure Bulletin, Band 36, Nr. 2, 1.2.1993, New York, USA, Seiten 251-254, XP354327, Nomen Nescio, "Asynchronous data sampling technique utilizing dual gated oscillators with passive delay lines", ist eine Technik bekannt, die zweifach torgeschaltete Oszillatoren mit passiven Verzögerungsleitungen verwendet. Auf Seite 252 wird ein torgeschalteter Ringoszillator beschrieben, der wirksam mit Festverzögerungsleitungsblöcken zusammenwirkt, die zwischen den Ausgang des Ringoszillators und den Takteingang geschaltet werden. Die Anordnung besitzt eine Übergangserkennungs- und Speicherfunktion, die wirksam auf die Erkennung des ersten Datenübergangs reagiert und das Ergebnis, mit dem ein torgeschalteter Oszillator aktiviert wird, speichert.
Gemäß einem Aspekt der vorliegenden Erfindung wird ein Verfahren nach Anspruch 1 bereitgestellt.
Gemäß einem weiteren Aspekt der vorliegenden Erfindung wird eine Vorrichtung nach Anspruch 9 bereitgestellt.
Die vorliegende Erfindung erzeugt ein Synchronisationssignal zum Abtasten eines Eingangsdatensignals und überwindet die Begrenzungen des Stands der Technik, ein minimales Tastverhältnis und minimale Übergangsdichte des Eingangsdatenstroms zu erfordern. Die Erfindung verwendet mehrere Oszillationssignale, die jeweils auf ein periodisches Referenzsignal eingestellt werden. Zu jedem gegebenen Zeitpunkt ist immer nur ein Oszillationssignal mit dem Synchronisationssignal verbunden. Als Reaktion auf einen gewählten Übergang des Eingangssignals wird ein neues Oszillationssignal eingeleitet und phasenmäßig mit den Eingangsdatenimpulsen synchronisiert und mit dem Synchronisationssignal verbunden.
Während Oszillationssignale nicht mit dem Ausgang verbunden sind, können sie entweder gesperrt werden oder werden wieder auf ein Referenztaktsignal synchronisiert. Dadurch erhält man ein zuverlässiges, verzerrungstolerantes Synchronisationssignal. Dieses Synchronisationssignal besitzt eine definierte Phasenbeziehung mit dem Eingangssignal und wird verwendet, um die auf dem Eingangssignal empfangenen Datenbit abzutasten und wiederherzustellen. Die Erfindung ist in Systemen nützlich, bei denen digital codierte Daten wiederhergestellt werden müssen, ohne daß der Sende-Datentakt vorliegt. Insbesondere eignet sie sich zur Verwendung bei der Wiedergewinnung von übertragenen mit Jitter behafteten Daten.
Eine Ausführungsform der Erfindung geht davon aus, daß der Eingangsdatenstrom aus aktiven Perioden besteht, in denen gültige Daten gesendet wurden, die im folgenden als aktive Daten bezeichnet werden, und durch Ruheperioden getrennt wurden, in denen keine gültigen Daten gesendet wurden, die im folgenden als Lücken bezeichnet werden. Die Zeit während solcher Lücken kann verwendet werden, um die Oszillationssignale frequenzmäßig mit einem Referenzsignal zu synchronisieren, von dem bekannt ist, daß es frequenzmäßig gut mit dem Eingangsdatensignal synchronisiert ist.
Die Oszillationssignale müssen stabil genug sein, um für eine Zeitspanne, die größer oder gleich der maximalen aktiven Periode ist, frequenzmäßig gut mit dem Eingangsdatensignal synchronisiert zu bleiben. Die Lücken müssen lang genug sein, damit die Oszillationssignale mit in der Technik hinreichend bekannten Verfahren mit dem Referenzsignal synchronisiert werden können.
Bei dieser Ausführungsform sind nur zwei Oszillationssignale erforderlich. In den Lücken werden beide Oszillationssignale mit der Frequenz eines Referenzsignals synchronisiert. Während Perioden aktiver Daten werden die beiden Oszillationssignale als Reaktion auf einen Übergang in dem Eingangssignal mit einer gegebenen Polarität abwechselnd eingeleitet und mit dem Synchronisationssignal verbunden. Während dieser aktiven Perioden wird die Frequenz dieser Oszillationssignale durch Vorspannungssignalpegel, die während der letzten Lücke bestimmt wurden, aufrechterhalten.
Diese Ausführungsform eignet sich gut für Systeme, in denen Datenlücken deterministisch oder statistisch zugeteilt werden. Solche Systeme umfassen synchrone Vermittlungsgeräte, die in der Lage sind, aktive Daten und Lücken zeitschlitzweise völlig deterministisch zuzuteilen. Im Gegensatz zu den zeitlich verriegelten Lücken, die für synchrone Vermittlungsgeräte erforderlich sind, können Daten-LAN-Systeme statistisch eine bestimmte minimale Häufigkeit, Verteilung und Dauer von Lücken in einem Datenstrom bereitstellen. Diese Systeme liefern Codes oder ein anderes Signal zur Auslösung eines Übertragungsüberwachungssignals, das anzeigt, wann solche statistisch zugeteilten Lücken auftreten, wie zum Beispiel Datenkopfblöcke oder Datenendblöcke.
Anforderungen einer hohen Zuverlässigkeit an Systeme wie zum Beispiel Satelliten-Datenverbindungskommunikationsgeräte und Vermittlungsstellen-Rahmenweiterleitungs- oder ATM-Vermittlungsgeräte erfordern die Verwendung deterministisch zugeteilter Lücken in einem Datenstrom als Reaktion auf ein periodisches Signal, die die minimale erforderliche Dauer und Häufigkeit von Lücken garantieren. Kommunikationsverbindungen im Burst-Modus, die Rahmen von Daten senden und empfangen, wie zum Beispiel die in optischen Netzwerken und Vermittlungen verwendeten, können Lücken in jedem Rahmen zuteilen und dadurch rahmenweise eine korrekte Synchronisation garantieren.
Bei einer anderen bevorzugten Ausführungsform werden abwechselnd zwei Oszillationssignale an den Ausgang angelegt, während ein drittes unter der Steuerung seines Phasenregelkreises zur Neusynchronisierung freilaufen kann. Dieses zusätzliche Oszillationssignal wird bereitgestellt, damit es immer ein Oszillationssignal gibt, das im Neusynchronisierungsmodus arbeitet. Zu einem gegebenen Zeitpunkt wird das Neusynchronisierungs-Oszillationssignal neu zugewiesen, um alternativ ein Ausgangssynchronisationssignal zu erzeugen, und ein Oszillationssignal, das zuvor zur Erzeugung des Synchronisationssignals verwendet wurde, wird umgelegt, um neu synchronisiert zu werden. Diese Umlegungen werden systematisch für alle drei Oszillationssignale durchgeführt, so daß jedes einmal an der Reihe ist, um neu synchronisiert zu werden, bevor es wesentlich in bezug auf das Referenzsignal driftet.
Diese bevorzugte Ausführungsform erzeugt ein zuverlässiges phasensynchronisiertes und frequenzabgestimmtes Synchronisations-Ausgangssignal, ohne daß Lücken in dem Eingangsdatenstrom vorliegen. Dies ist bei Systemen von Vorteil, in denen Lücken nicht vorliegen oder nicht deterministisch erzeugt werden können, wie zum Beispiel Systemen, die bestimmte standardmäßige Kommunikationsprotokolle, wie zum Beispiel SONET oder T3, verwenden, oder Systemen, bei denen das Overhead für Lücken nicht toleriert werden kann.
Die bevorzugten Ausführungsformen stützen sich entweder auf positive oder negative Übergänge der Eingangsdaten, und nicht auf beides, da festgestellt wurde, daß ein Mangel an Symmetrie in dem Tastverhältnis des Eingangsdatensignals eine Quelle von Datenbehandlungsfehlern ist. Diese Verwendung torgeschalteter spannungsgesteuerter Oszillatoren, die durch eine bestimmte Änderung im Eingangssignal phasensynchronisiert und frequenzmäßig auf eine stabile Referenz synchronisiert werden, liefert ein stabiles wiederhergestelltes Taktsignal, das eine schnelle Bitpegelsynchronisation serieller Kommunikationssignale gestattet.
Diese Erfindung kann Synchronizität mit nur einem Übergang in dem Datenstrom erzielen, so daß sie für Anwendungen im Burst-Modus oder kontinuierlichen Punkt- zu-Punkt-Anwendungen verwendet werden kann. Die Erfindung erfordert keine schnelleren Takte zur Überabtastung wie im Fall anderer Taktwiederherstellungsverfahren, wodurch Schaltungen für maximale Datentransferraten in jeder beliebigen gegebenen Technologie ausgelegt werden können. Die Erfindung liefert eine robuste Taktwiederherstellungsschaltung, die gegenüber Datenfehlern, die sich aus Verzerrungen ergeben, die durch Degeneration und Driften des Datensignals erzeugt werden, weniger empfindlich ist.

Kurze Beschreibung der Zeichnungen

Die Merkmale und Vorteile der vorliegenden Erfindung werden bei Durchsicht der nachfolgenden ausführlichen Beschreibung der bevorzugten Ausführungsformen in Verbindung mit den bereitgestellten Zeichnungen deutlicher. Es zeigen:
Fig. 1 ein Diagramm einer Taktwiederherstellungsschaltung mit einem torgeschalteten spannungsgesteuerten Oszillator (GVCO), die auf der in Fig. 8 des Patents Nr. '290 gezeigten Schaltung basiert;
Fig. 2 ein Impulsdiagramm für die Erzeugung von verkümmerten Taktimpulsen in der in Fig. 1 gezeigten Schaltung ohne Torverzögerungen, um die kausalen Beziehungen zwischen Signalen deutlicher darzustellen;
Fig. 3 ein Blockschaltbild auf höherer Ebene einer Multi-GVCO-Taktwiederherstellungsvorrichtung;
Fig. 4 ein Schaltbild einer Zwei-GVCO- Taktwiederherstellungsschaltung gemäß einer zur Zeit bevorzugten Ausführungsform der Erfindung;
Fig. 5 ein Schaltbild der Parallelisierungsschaltung von Fig. 4;
Fig. 6 ein Schaltbild einer Drei-GVCO-Taktwiederherstellungsschaltung gemäß einer anderen, zur Zeit bevorzugten Ausführungsform der Erfindung;
In diesen Figuren zeigen gleiche Referenzzahlen gleiche Elemente an.

Ausführliche Beschreibung der bevorzugten Ausführungsformen

Bei der Taktwiederherstellungsschaltung 10 von Fig. 1 empfangen ein erster und ein zweiter GVCO 11, 12 komplementäre vollständige Kopien des Datensignals 14a, das am Eingang 14 anliegt, durch die Wirkung des Inverters 16, wie in Fig. 8 des Patents Nr. '290 gezeigt. Der erste GVCO 11 wird durch die negativgehenden Übergänge dieses Signals 14a aktiviert; der zweite GVCO 12 wird durch die positivgehenden Übergänge des Datensignals 14a aktiviert, nachdem ihre Polarität durch den Inverter 16 gewechselt wurde. Die Frequenz des ersten und des zweiten GVCO 11, 12 wird durch einen dritten, angepaßten GVCO 18 der zugeordneten Steuerschaltung 20 eingestellt, die Phasenregelkreiselemente, wie zum Beispiel einen mit dem Referenzsignal "f" verbundenen "Phasendetektor", enthält. Das NOR- Gatter 17 gibt jeweilig die GVCO-Signale 11a, 12a als das Synchronisationssignal 17a aus.
Die Taktwiederherstellungsschaltung 10 des Stands der Technik in Fig. 1 hat ihre Vorteile, ist jedoch nicht völlig unproblematisch. Da die GVCOs 11, 12 durch Übergänge zwischen digitalen Datenpegeln von Eins und Null aktiviert werden, wird, wenn ununterbrochene Ketten von digitalen Einsen oder Nullen auftreten, die genaue Frequenz des einzelnen aktivierten GVCO kritisch wichtig. Die Frequenz der abwechselnd aktivierten GVCOs 11 und 12 wird nicht auf der Grundlage ihrer tatsächlichen einzelnen Frequenz, sondern auf der Grundlage der Frequenz eines GVCO 18 der Steuerschaltung eingestellt. Dieser Schaltungsentwurf nimmt an, daß die GVCOs 11, 12 und 18 ähnlich genug sind, so daß sie mit vernachlässigbarer Frequenzdifferenz in bezug aufeinander arbeiten, wenn sie durch dasselbe Signal gesteuert werden. Diese drei GVCOs sind jedoch nicht identisch, und die resultierende Frequenzdifferenz kann ein Driften der GVCOs verursachen, wenn lange genug ununterbrochene Ketten von digitalen Einsen oder Nullen auftreten. Dadurch würden Datenfehler in dem Empfänger verursacht, der den wiederhergestellten Takt verwendet, wenn wieder Übergänge in dem Datensignal erscheinen.
Das Problem der Signalkurvenformverzerrung ist bei dieser Schaltung 10 des Stands der Technik sogar noch ernster. Zum Beispiel erzeugen in Fig. 2 ein "symmetrisches" Taktsignal 51 und ein digitales Datensignal 52 mit derselben Taktperiode "t" ein asymmetrisch verzerrtes Signal "SA", wenn die Signale in einem gegebenen Netzwerk übertragen werden. Fig. 2 zeigt außerdem den Schwellenpegel "Th", bei dem ein Empfangsgerät Übergänge in dem Eingangssignal erkennt, mit dem das Gerät das digitalisierte Eingangssignal SD erzeugt. Die verzerrten vorderen und hinteren Flanken der Datenimpulse führen zu einer wesentlich schmäleren Impulsbreite "w" in dem digitalisierten Eingangssignal SD im Gegensatz zu der ursprünglichen Impulsbreite "t" des Signals 52.
Durch Anlegen des Signals SD mit seiner verminderten Impulsbreite "w" als das Eingangssignal 14 in der Schaltung 10 von Fig. 1 erhält man die Signale 11a und 12a. Die logische NOR-Verknüpfung der Signale 11a und 12a durch das NOR-Gatter 17 erzeugt das Signal 17a. Bei dem Signal 17a entsteht ein ernstzunehmendes Problem, da der erste Taktimpuls nach dem ersten positiven Übergang des Signals 14a keine volle Taktimpulsbreite "t/2" ist. Dieser verkümmerte Impuls hat eine Impulsbreite "r" (siehe Fig. 2).
Wenn der verkümmerte Impuls als ein Takt mit einem Taktverhältnis von 50% betrachtet würde, hätte er eine effektive Taktperiode "e". Diese effektive Taktperiode "e" dieses verkümmerten Impulses "r" ist wesentlich kürzer als die nominale Datentaktperiode "t". Somit muß der Empfänger in der Lage sein, schneller als die Frequenz des Datentakts zu arbeiten, um die Synchronizität mit der effektiven Frequenz der wesentlich kürzeren Impulsbreiten solcher verzerrten Signale aufrechtzuerhalten. Theoretisch erzeugen Taktimpulse, die aus digitalisierten Datenimpulsen mit einer Breite erzeugt werden, die genau 50% der Breite der tatsächlichen Taktperiode "t" der Daten aufweisen, Ausgangstaktimpulse, die effektiv eine Impulsbreite von Null und eine unendlich schnelle effektive Frequenz aufweisen!
Fig. 3 zeigt ein Blockschaltbild auf höherer Ebene eines Multi-GVCO-Taktwiederherstellungssystems auf der Grundlage der vorliegenden Erfindung. Die Schaltung 100 empfängt die Dateneingabe zusammen mit einem Referenztakt, der lokal durch einen lokalen Taktgenerator 102 erzeugt wird. Die Ausgabe der Schaltung 100 ist ein Synchronisationssignal, das eine definierte Phasenbeziehung zu den Eingangsdaten aufweist. Durch Erzeugung eines Synchronisationssignals, das mit den Eingangsdaten phasensynchronisiert ist, kann eine Datenverarbeitungsschaltung das Synchronisations-Ausgangssignal aus der Schaltung 100 verwenden, um die Datenbit auf dem empfangenen Eingangsdatensignal zu definieren. Um Jitter zu entfernen, kann es außerdem notwendig sein, daß die Datenverarbeitungsschaltung das Referenztaktsignal empfängt oder als Alternative ihre eigene interne Takterzeugungsschaltung aufweist.
Die Schaltung 100 besteht aus mehreren spannungsgesteuerten Oszillatorblöcken 110 und 111. Es sind verschiedene Ausführungsformen möglich, die jeweils zwei oder mehr Oszillatorschaltungen besitzen. Jeder spannungsgesteuerte Oszillator enthält eine Ausgangsaktivierungsschaltung, die durch das Signal OUTPUT_EN gesteuert wird, durch das die Ausgabe selektiv aktiviert oder gesperrt werden kann. Jeder spannungsgesteuerte Oszillator kann selektiv so aktiviert werden, daß er als Reaktion auf das VCO_EN-Eingangssignal läuft oder torgeschaltet wird, und im aktivierten Zustand ist jeder Oszillator phasenmäßig mit dem Aktivierungssignal synchronisiert. Daher werden die Oszillatoren in diesen Blöcken als torgeschaltete spannungsgesteuerte Oszillatoren GVCO bezeichnet. Jeder Oszillatorblock enthält außerdem eine Synchronisationsschaltung, wie zum Beispiel einen Phasenregelkreis, die den Oszillator frequenzmäßig mit einem Referenztakteingangssignal REF_CLK synchronisieren kann. Der Oszillatorblock wird in den Synchronisationsmodus versetzt, wenn das Signal SYNC_EN gesetzt wird.
Die Schaltung 101 steuert alle Aktivierungssignale für alle GVCOs. Die Schaltung 101 steuert die GVCOs so, daß zu jedem gegebenen Zeitpunkt, wenn gültige Daten auf dem Eingangssignal empfangen werden, ein GVCO das Signal VCO_OUT liefert, mit dem das Ausgangssignal DATA_CLOCK der Schaltung 100 erzeugt wird. Die Schaltung 100 muß außerdem umschalten, welcher GVCO das Signal VCO_OUT liefert, das den DATA_CLOCK erzeugt, um zu verhindern, daß die GVCOs driften.
Jedes Mal, wenn die GVCOs umgeschaltet werden, und die Aktivierungssignale als Reaktion auf Übergänge des Eingangssignals gesetzt oder weggenommen werden, ist der aktivierte GVCO phasenmäßig mit dem Eingangssignal synchronisiert. Zusätzlich muß die Schaltung 101 jedem GVCO erlauben, sich frequenzmäßig häufig genug neu mit dem Referenztaktsignal zu synchronisieren, damit verhindert wird, daß die Frequenzen der GVCOs über einen tolerierbaren Bereich hinaus driften.
Die Ausgangssignale der GVCOs werden in der Schaltung 120 zu einem einzigen Datenausgangstakt kombiniert. Die Schaltung 120 kann ebenfalls selektiv durch das durch die Schaltung 101 erzeugte Signal OUT_EN gesperrt werden. Dies ist potentiell notwendig, wenn sich alle GVCOs neu synchronisieren, um sicherzustellen, daß Störimpulse oder falsche Synchronisationssignale auf dem Signal DATA_CLOCK ausgegeben werden.
Bei der Schaltung 130 kann es sich um eine von vielfältigen Datenverarbeitungsschaltungen handeln. Zu üblichen Beispielen gehören eine Datenparallelisierungsschaltung, ein serieller Kanal-Zwischenverstärker, ein Generator für ein kontinuierliches periodisches Taktsignal für diskontinuierliche Signalquellen usw. Die Schaltung 130 erhält das Ausgangssignal DATA_CLOCK der Schaltung 100 und verwendet es, um die Datenbit auf dem Eingangssignal zu definieren. Abhängig von den Systemanforderungen kann es außerdem erforderlich sein, daß die Schaltung 130 das lokale Referenztaktsignal erhält.
Die Erfindung eignet sich besonders für die Erzeugung eines Datentakts zur Wiederherstellung von Daten aus einem mit Jitter behafteten übertragenen Signal. Dies wird durch die Jitter-Entfernungs-Datenparallelisierungsschaltung von Fig. 5 dargestellt.
In einer konkreten Ausführungsform eignet sie sich außerdem besonders für Systeme, in denen ein kontinuierlicher Takt aus einer nichtkontinuierlichen oder burst-artigen Taktquelle erzeugt werden muß. Die Erfindung führt diese Funktion aus, indem sie einfach die burst-artige Taktquelle in dem Eingangssignal empfängt, und das Synchronisations-Ausgangssignal würde den kontinuierlichen Takt erzeugen.
Fig. 4 zeigt eine Taktwiederherstellungsschaltung 30 gemäß einer ersten bevorzugten Ausführungsform der vorliegenden Erfindung. Die beiden GVCOs 31, 32 werden durch die Ausgänge "Q+" bzw. "Q-" eines Bistabilen, des Flipflops 34, aktiviert. Da die Eingänge "E-" der GVCOs 31, 32 in dieser Schaltung durch die Ausgänge "Q+" und "Q-" des Flipflops aktiviert werden, reagieren sie nur auf die positivgehenden Übergänge in dem Signal 36a. Außerdem werden die GVCOs 31, 32 abwechselnd durch diese positivgehenden Übergänge durch die Steuerung der Signale 34a und 34b aktiviert, die an den Ausgängen "Q+" und "Q-" des Bistabilen 34 erzeugt werden.
Außerdem ist bei dieser Ausführungsform ein Polaritätsselektor 36 vorgesehen. Der durch das Eingangssignal "POL_SEL" gesteuerte Polaritätsselektor verbindet entweder das Signal 14a oder seine Inverse 16a mit dem Bistabilen 34. Eine Umkehrung der Polarität des Dateneingangssignals 14a ist hilfreich, wenn die Verzerrung des übertragenen Signals im wesentlichen asymmetrisch ist. Genauer gesagt verbessert sich die Schaltungsleistung, wenn die Polarität so gewählt wird, daß die vordere Flanke des Impulses mit kürzerem Taktverhältnis die GVCOs aktiviert.
Die Frequenz jedes GVCO wird durch einen jeweiligen Phasenregelkreis (PLL) 41, 42 (gestrichelt gezeichnet) synchronisiert. Jeder PLL enthält einen Phasendetektor und ein Abtast/Halte-Filter, die ein Signal 41a, 42a für den Frequenzregeleingang "F" eines jeweiligen GVCO 31, 32 auf eine beliebige, in der Technik hinreichend bekannte Weise liefern. Jedem Phasendetektor wird ein Referenzfrequenzsignal "f" zugeführt. Die Referenzfrequenz "f" wird von einer lokalen Quelle auf dem Eingangssignal "REF_CLK" zugeführt.
Die Referenzfrequenz "f" wird hier jedoch durch das AND-Gatter 45 den PLLs 41, 42 zugeführt, wenn ein Übertragungsüberwachungssignal "SYNC PERIOD" 54a aktiv ist, wodurch angezeigt wird, daß Daten aus dem Eingangssignal 14a fehlen. Außerdem werden die jeweiligen Signale "Ag" und "Bg", die von jedem GVCO ausgegeben werden, durch die AND-Gatter 46, 47 dem PLL 41, 42 zugeführt, und beide GVCOs 31, 32 werden als Reaktion auf das Steuersignal 45a durch die NOR-Gatter 56, 57 aktiviert.
Die VCO-Bias-Steuersignale 41a, 42a, die von ihren jeweiligen Phasenregelkreisen 41, 42 für die GVCOs erzeugt werden, werden durch die jeweiligen Abtast/Halte-Schaltungen in den PLLs auf den Pegeln gehalten, die vor dem Ende der Lücke bestanden. Somit kann das Eingangssignal "SYNC_PERIOD" den GVCOs erlauben, sich durch den PLL 41, 42 direkt mit der Referenzfrequenz "f" zu synchronisieren, wenn keine Daten an dem Eingang 14 vorliegen.
Das Signal "SYNC-PERIOD" dient außerdem zur Sperrung des Synchronisationssignals am Ausgangsgatter 52, wenn sich die GVCOs neu synchronisieren.

Gefahrenvermeidung

Es besteht eine im Stand der Technik wohlverstandene klassische Logik-Gefahr, die bei einer bestimmten bevorzugten Ausführungsform der Erfindung existiert. Die Gefahr entsteht durch den Umstand, daß zwei Takt- Aktivierungs-NOR-Gatter der GVCOs 31 und 32 durch das NOR-Gatter 52 logisch NOR-verknüpft werden. Die Zeitsteuerung in der Schaltung kann dergestalt sein, daß ein falscher verkümmerter Impuls am Ausgang 52a erzeugt wird, wenn sich die GVCOs als Reaktion auf das Eingangssignal 14a abwechseln. Gemäß dieser Technik wird ein NOR-Gatter 90 zu der Schaltung hinzugefügt, um die Logik-Gefahr zu vermeiden.
Da die von den GVCOs 31, 32 ausgegebenen Signale Ag, Bg torgeschaltet sind, eignen sich die GVCO-Ausgangssignale Ag, Bg jedoch nicht als Eingangssignale für das klassische "dritte NOR"-Gatter 90. Um dieses Problem zu lösen, werden in den GVCOs 31, 32 gemäß diesem Merkmal der vorliegenden Erfindung interne Abgriffe für nichttorgeschaltete Oszillatorausgangssignale A, B vorgesehen, bevor die Signale E- mit den Signalen A und B NOR-verknüpft werden.

Datenparallelisierung

Die Taktwiederherstellungsschaltung 30 wirkt durch Erzeugung einer Folge von Taktimpulsen als Reaktion auf eine Folge von Dateneingangsbit. Wenn Daten vorliegen, wird das Synchronisationssignal 52a durch Ausgangslogik, hier ein NOR-Gatter 52, mit dem Eingang "r" der Datenparallelisierungsschaltung 50 verbunden. Durch Verwendung des Synchronisationssignals 52a kann die Parallelisierungsschaltung 50 das in den Eingangsdaten angetroffene Jitter beseitigen, da die GVCOs 31 und 32 bei jedem Dateneingangsübergang einer bestimmten Polarität mit den Daten phasensynchronisiert wurden. Ein Eingangsbit "d" wird mit seinem entsprechenden erzeugten Synchronisationsimpuls "c" phasensynchronisiert.
Aufgrund der Verzögerungen, die den Synchronisationssignalschaltkreisen zugeordnet sind, erscheint das Eingangsdatenbit "d" auf dem Signal 14a, bevor der Impuls "c" auf dem Ausgangssignal 52a auftritt. Der Datenübergang "d" wird durch die Schaltung 60 mit in der Technik hinreichend bekannten Verfahren verzögert, so daß das verzögerte Datenbit genau so synchronisiert wird, daß es die Aufbau- und Haltezeit der Schaltung 50 genau erfüllt, während sie durch den Synchronisationsimpuls "c" getaktet wird. Zusätzlich muß die Verzögerungsschaltung eine Laufzeitverzögerung korrekt kompensieren, damit der resultierende Taktimpuls genau mit dem Übergang in dem Dateneingangssignal korreliert ist, das ihn erzeugt hat. Dies ist notwendig, um Jitter in der Schaltung 50 korrekt zu beseitigen. Durch dieses Verfahren erscheint es bei einer externen Beobachtung möglicherweise, daß das Datensignal 60a und das Synchronisationssignal 52a immer noch Jitter aufweisen; bei Beobachtungen relativ zueinander, ist ihr Jitter jedoch synchronisiert und die Phasenbeziehung zwischen dem Signal 60a und 52a kann auf einer Konstante gehalten werden.
Fig. 5 zeigt die Verarbeitung des verzögerten Eingangssignals 60a zu 8-Bit-Wörtern ausführlicher. Acht sequenzielle Taktperioden des verzögerten Signals 60a werden durch das wiederhergestellte Signal 52a in die Flipflops 64A bis 64H getaktet. Die Startworterkennungsschaltung findet ein passendes Startwortmuster in den Flipflops 64A bis 64H und erzeugt einen Impuls "WORD ALIGNMENT DETECT SIGNAL" 65a. Mit dem Signal 65a wird der Taktdividierer 66 so initialisiert, daß er beginnt, das Taktsignal 66a mit einer Rate zu erzeugen, die ein Achtel der Rate von 52a beträgt. Das Signal 66a ist direkt mit dem Signal 52a phasensynchronisiert und enthält dieselbe Menge an Jitter wie das Signal 66a, auch wenn das Jitter nun einen kleineren Anteil der Synchronisationssignalperiode umfaßt, da der Takt herunterdividiert wurde. Mit dem Taktsignal 66a werden die acht Datenbit aus den Flipflops 64A bis 64H in das Halteregister 67 überführt.
Das Signal 65a kann außerdem von externen Schaltkreisen verwendet werden, um mit in der Technik wohlverstandenen Techniken den Beginn eines empfangenen Datenburst zu bestimmen.
Das Signal 66a wird von der Takterzeugungsschaltung 69 empfangen, die ein sauberes, jitterfreies Taktsignal 69a erzeugt, das mit dem Signal 66a frequenzsynchronisiert ist, aber jitterfrei ist. Das Signal 6% ist nicht freilaufend, sondern wird durch das Signal 66a torgeschaltet, so daß die Anzahl von Impulsen, die von der Schaltung 69 auf dem Signal 6% erzeugt werden, genau gleich der Anzahl von Impulsen ist, die die Schaltung 69 auf dem Signal 66a empfängt. Diese Schaltung kann einen torgeschalteten Phasenregelkreis oder andere Techniken verwenden, die in der Technik wohlverstanden sind. Das Signal 69a wird zum Herausführen der Daten aus dem Halteregister 67 in das Ausgangsregister 68 verwendet. Das Register 68 erzeugt die Datenwortausgangssignale W0 bis W7, die als 50a als eine Gruppe bezeichnet werden. Das Signal 69a wird außerdem den externen Schaltkreisen zugeführt. Sowohl das Signal 69a als auch das Datenausgangswort 50a sind jitterfrei, da sie mit dem Signal 69a, das jitterfrei ist, sowohl frequenz- als auch phasensynchronisiert sind.
Das Signal 54a zeigt an, wann an dem Eingangssignal 14a keine aktiven Daten vorliegen. Während dieses Lückenintervalls führt die Synchronisationssignalschaltung eine Neusynchronisation durch, und es wird kein Synchronisationssignal auf dem Signal 52a in die Schaltung 50 geliefert. Der Startwortdetektor 65 wird initialisiert, wenn das Signal 54a gesetzt wird. Wenn aktive Daten auf dem Signal 14a erscheinen und das Signal 54a weggenommen wird, beginnt der Startwortdetektor 65, nach dem nächsten passenden Startwortmuster zu suchen.
Da der Ausgang 50a der Schaltung 50 während Lücken in den Eingangsdaten gesperrt ist und erst dann wieder freigegeben wird, wenn ein neues Startwortmuster in dem Eingangsdatenstrom gefunden wird, enthält der Ausgang der Schaltung 50 nur gültige aktive Daten.

Verwendung mehrerer GVCOs

Fig. 6 zeigt eine andere bevorzugte Ausführungsform, die Schaltung 70, der Erfindung, bei der drei GVCOs 31, 32, 33 das Synchronisationssignal liefern. Die Funktion dieser Ausführungsform ist im Prinzip ähnlich wie bei der in Fig. 4 beschriebenen; deshalb ist Fig. 6 ein vereinfachtes Schaltbild, das mehrere der Schaltungseinzelheiten wegläßt, die beiden Ausführungsformen gemeinsam sind, und die Schaltungsunterschiede betont. Genauer gesagt sind Schaltungen, die die Funktionen der Polaritätsauswahl, Gefahrenvermeidung und Parallelisierung in Fig. 4 ausführen, in Fig. 6 nicht gezeigt. Für Fachleute sollte offensichtlich sein, wie die Schaltungsausführungsform in Fig. 6 modifiziert werden kann, so daß sie die zusätzlichen Schaltungen in Fig. 4 enthält, und/oder wie die Ausführungsform mit 3 GVCOs in Fig. 6 in eine Schaltung abgewandelt werden kann, die 4 oder mehr GVCOs verwendet.
Der Zweck dieser Ausführungsform besteht darin, daß Lücken in dem Eingangsdatenstrom, in denen sich die GVCOs auf eine Referenz hin neu synchronisieren können, nicht mehr notwendig sind. Da zwei GVCOs die Synchronisationsimpulse bereitstellen müssen, während aktive Daten empfangen werden, sieht diese Ausführungsform einen zusätzlichen GVCO vor, wodurch sich ein beliebiger der GVCOs neu synchronisieren kann, während die beiden anderen GVCOs das Synchronisationssignal liefern. Die torgeschalteten Ausgangssignale der GVCOs Ag, Bg, Cg können jeweils durch ihren entsprechenden PLL, d. h. 41, 42 bzw. 43, eingestellt werden. Das Ausgangssignal jedes GVCO wird durch ein AND-Gatter 74, 76 und 78 unter der Steuerung der Schaltung 80 aktiviert. Jeder Eingang E- des GVCO wird durch eine Logikschaltung 81, 82, 83 angesteuert. Die Logikschaltungen 81, 82 und 83 wählen eine der folgenden drei Betriebsarten für das GVCO-Aktivierungssignal E- für ihren jeweiligen GVCO: die ganze Zeit aktiviert, aktiviert, wenn das Signal 34a auf Niedrig- Pegel liegt, oder aktiviert, wenn das Signal 34b auf Niedrig-Pegel liegt. Die Schaltung 80 erzeugt die Steuersignale EN_POS und EN_NEG. In Fig. 6 werden die drei Mengen von Steuersignalen mit EN_POSa, EN_NEGa, die die Schaltung 81 steuern, EN_POSb, EN_NEGb, die die Schaltung 82 steuern, und EN_POSc, EN_NEGc, die die Schaltung 83 steuern, gekennzeichnet. Die drei Aktivierungs-Neusynchronisierungssignale werden als EN_SYNCa, EN_SYNCb bzw. EN_SYNCc für die GVCOs 31, 32 und 33 gekennzeichnet. Die Schaltung 80 erzeugt die Aktivierungs-Neusynchronisierungssignale EN_SYNC, die jeden der PLLs steuern. Wenn das EN-SYNC auf Hoch-Pegel liegt, führen die PLLs einen Phasenvergleich zwischen dem Ausgangssignal ihres entsprechenden GVCO und dem periodischen Referenzsignal 44a durch. Wenn das Signal EN_SYNC auf Niedrig-Pegel liegt, werden die PLLs gesperrt, und das Frequenzregelausgangssignal F des PLL wird auf seinem letzten Zustand, als das Signal EN_SYNC auf Hoch-Pegel lag, gehalten. Es ist vorteilhaft, wenn die PLLs ihren internen Phasenkomparator initialisieren, wenn ein Übergang des Signals EN_SYNC von niedrig auf hoch erfolgt, wobei Verfahren und Techniken verwendet werden, die in der Technik wohlverstanden sind, um so die anfängliche Phasendifferenz zwischen dem Ausgangssignal des GVCO und dem Referenzsignal 44a aufzuheben. Dadurch kann die volle Synchronisationsperiode verwendet werden, um die Frequenz des GVCO einzustellen, anstatt die Phasensynchronizität neu herzustellen. Das Signal 34a und 34b sind die Ausgabe des Flipflops 34 und sind immer komplementär. Das Flipflop 34 wird durch das Eingangssignal 14a getaktet, und seine Funktion besteht darin, die Zustände der Signale 34a und 34b bei jedem positiven Übergang des Signals 14a zu wechseln. Zu jedem Zeitpunkt während des Betriebs der Schaltung 70 wählt die Steuerschaltung 80 zwei GVCOs, die als GVCOs "X" und "Y" bezeichnet werden, und aktiviert ihre Ausgänge, indem das Ausgangsaktivierungssteuersignal OE für die entsprechenden GVCOs auf den Hoch-Pegel gesetzt wird. In Fig. 6 sind die drei Ausgangsaktivierungsschaltungen mit OEa, OEb und OEc gekennzeichnet, entsprechend den GVCOs 31, 32 bzw. 33. Der Ausgang des dritten GVCO, der als GVCO "Z" bezeichnet wird, wird unter der Steuerung der Schaltung 80 gesperrt, indem sein entsprechendes Ausgangsaktivierungssteuersignal auf Niedrig-Pegel gesetzt wird. Gleichzeitig wählt die Schaltung 80 die Betriebsart für den Eingang E- aller GVCOs. Der GVCO "Z" wird in den Zustand "die ganze Zeit aktiviert" versetzt, indem seine entsprechenden Signale EN_POS und EN_NEG beide auf Niedrig-Pegel gesetzt werden. Die Schaltung 80 wählt den GVCO "X", der aktiviert werden soll, wenn das Signal 34a zum Niedrig- Pegel übergeht. Das EN_POS-Signal des GVCO "X" wird auf Hoch-Pegel gesetzt, und sein Signal EN_NEG wird auf Niedrig-Pegel gesetzt. Die Schaltung 80 setzt außerdem für den GVCO "Y"das Signal EN_POS auf Niedrig-Pegel und EN_NEG auf Hoch-Pegel, wodurch bewirkt wird, daß dieser aktiviert wird, wenn das Signal 34b zum Niedrig-Pegel übergeht. Die Schaltung 80 setzt das EN_SYNC, das dem GVCO "Z" entspricht, auf Hoch-Pegel und setzt das Signal EN_SYNC für die beiden anderen GVCOs auf Niedrig-Pegel.
Die resultierende Konfiguration ermöglicht eine kontinuierliche Aktivierung des GVCO "Z", während sein entsprechender PLL seine Frequenz so einstellt, daß sie mit dem periodischen Referenzsignal 44a übereinstimmt. Während dieser Zeitspanne wird der Ausgang des GVCO "Z" gesperrt, um zu verhindern, daß er etwaige Datenfehler verursacht.
Die beiden anderen GVCOs werden abwechselnd aktiviert, während die Signale 34a und 34b bei jedem positiven Übergang des Eingangssignals 14a ihre Zustände wechseln. Die Ausgänge werden aktiviert und dann durch das OR-Gatter 72 miteinander OR-verknüpft, um das wiederhergestellte Taktausgangssignal R zu erzeugen. Bei jedem positiven Übergang des Eingangssignals erzeugt einer der beiden GVCOs "X" oder "Y" Synchronisationsimpulse, die mit dem Eingangsdatenübergang phasensynchronisiert und gut mit dem periodischen Referenzsignal 44a frequenzsynchronisiert sind. Diese Synchronisationsimpulse werden bis zum nächsten positiven Übergang des Eingangssignals fortgesetzt. Dadurch wird der andere GVCO der beiden GVCOs aktiviert, wodurch Periodenimpulse erzeugt werden und der zuvor aktivierte GVCO gesperrt wird.
Die Funktion dieser beiden GVCOs ist identisch mit der von den GVCOs in Fig. 4 ausgeführten Funktion, während aktive Daten an dem Eingang vorliegen. Während dieser aktiven Perioden wird die Frequenz der jeweiligen GVCO- Signale durch Vorspannungssignalpegel aufrechterhalten, die bestimmt wurden, während der jeweilige GVCO das letzte Mal als eine "Z"-Einheit zugewiesen war, die vom Ausgang getrennt ist und sich mit der Referenzfrequenz synchronisieren durfte.

Abwechslung/Umlegung

Die Ausführungsform in Fig. 6 wirkt durch systematische Umlegung, welche GVCOs das Paar von "X" und "Y" bilden, und welcher GVCO der "Z" ist. Die Umlegungen, die durch die Steuerschaltung 80 gesteuert werden, müssen zwei Anforderungen erfüllen: jeder der drei GVCOs muß als der "Z"-GVCO zugewiesen werden, und muß sich neu synchronisieren können, bevor ihr GVCO um mehr als einen zusätzlichen Betrag in bezug auf das periodische Referenzsignal driftet, und der "Z"-GVCO muß genug Zeit erhalten, um sich vor der nächsten Zuweisung zu synchronisieren.
Ein im Stand der Technik wohlverstandener Effekt besteht darin, daß hochstabile Oszillatoren lange Zeitspannen erlauben können, bevor sie driften; dieselben Oszillatoren erfordern jedoch häufig lange Zeitspannen, um sich neu zu synchronisieren. Andererseits können Oszillatoren mit geringer Stabilität schnell neu synchronisiert werden, driften aber auch schon nach einer relativ kurzen Zeitspanne. Das Wählen der erforderlichen Stabilität der Oszillatoren und der entsprechenden Zeitintervalle für Umlegungen ist eine standardmäßige technische Optimierungsübung, die sowohl von der Technologie als auch von der Anwendung abhängt und von allen Fachleuten wohlverstanden wird.
Die einfachste Umlegungsstrategie besteht darin, periodisch alle drei GVCOs zu durchlaufen, wobei jeder einzelne der Reihe nach als der "Z"-GVCO zugewiesen wird. Außerdem können andere Umlegungsmuster, wie zum Beispiel Pseudozufallsmuster, verwendet werden, solange die Anforderungen erfüllt werden. Ausführungsformen mit mehr als drei GVCOs können zu sehr viel mehr Umlegungsmustern führen.
Die bevorzugte Ausführungsform der Schaltung 80 in Fig. 6 führt eine umlaufende Umlegung unter Verwendung eines externen TaktReferenzsignals 44a durch, um eine Zeitsteuerungsbasis herzustellen, die für Umlegungen verwendet wird. Intern in der Schaltung 80 wird das Referenzsignal 44a herunterdividiert, um ein periodisches Umlegungstaktsignal mit der Umlegungsfrequenz zu erzeugen. Die Periode des Takts muß lange genug sein, um einem GVCO zu ermöglichen, sich neu auf das periodische Referenzsignal zu synchronisieren, und auch kurz genug, so daß jeder GVCO einen Neusynchronisierungszyklus ausführen kann, bevor er über die Toleranz hinaus driftet. Jedes Mal, wenn bei diesem Umlegungstakt ein Übergang von niedrig auf hoch stattfindet, wird in der Schaltung 80 ein Umlegungs-Sequencer gestartet, der den Zustand des Eingangssignals Q- überwacht, das mit dem Signal 34b in der Schaltung 70 verbunden ist, und ein Zeitgrenzenzähler wird gestartet, der eine vorbestimmte Anzahl von Impulsen auf dem Signal 44a zählt. Der Umlegungs-Sequencer weiß, welche GVCOs die Funktionen "X" und "Y" ausführen, und welcher GVCO die Funktion "Z" ausführt. Der nächste GVCO, der sich neu synchronisieren soll, wird als der Ziel-GVCO bezeichnet. Die Schaltung 80 weiß außerdem, ob der GVCO "X" oder "Y" der Ziel-GVCO ist und der nächste "Z"-GVCO werden soll. Der Umlegungs-Sequencer wartet, bis der Ziel-GVCO aktiviert ist, und wartet dann auf den nächsten Übergang des Signals 34b, der anzeigt, daß der Ziel-GVCO gesperrt ist. Beim Übergang von 34b weist der Umlegungs-Sequencer die Funktion des Ziel-GVCO, d. h. entweder "X" oder "Y" dem GVCO zu, der gerade der "Z"- GVCO ist, und weist die "Z"-Funktion dem Ziel-GVCO zu. Während diese Umlegung stattfindet, hat der dritte GVCO das Synchronisationssignal bereitgestellt. Wenn die Umlegung abgeschlossen ist, wird der Zeitgrenzenzähler initialisiert und der Umlegungs-Sequencer wird in einen Zustand versetzt, der auf den nächsten Übergang von niedrig auf hoch des Umlegungstakts wartet.
Da der korrekte Betrieb des Umlegungs-Sequencers auf den Übergängen des Signals 34b basiert, das selbst aus dem Eingangssignal 14a abgeleitet wird, muß ein Mechanismus bereitgestellt werden, durch den die Schaltung auch dann ordnungsgemäß funktionieren kann, wenn lange Lücken von Daten auf dem Eingangssignal bestehen. Andernfalls würden lange Lücken in dem Eingangssignal die Umlegungen verzögern und ein Driften der GVCOs über ihre zulässigen Toleranzwerte hinaus ermöglichen. Wenn die Daten wieder beginnen, könnten die GVCOs erst dann ein Synchronisationssignal mit der korrekten Frequenz liefern, wenn alle 3 GVCOs neu synchronisiert wurden. Um dieses potentielle Problem zu überwinden, besitzt die Schaltung 80 einen Zeitgrenzenzähler, der bewirkt, daß der Umlegungs- Sequencer die Umlegung ungeachtet des Zustands des Signals 34a einleitet, wenn der Zähler einen vorbestimmten Zählwert erreicht. Dies kann einen Einzelbitfehler verursachen, wenn das Eingangssignal tatsächlich gültige Daten enthielt, die keine Übergänge enthielt. Deshalb ist es notwendig, eine bestimmte Übergangsdichte in den Eingangsdaten aufrechtzuerhalten, wenn keine Bitfehler toleriert werden können.
Schließlich können alle Ausführungsformen in einem Modus betrieben werden, in dem ein einziger Oszillator das Synchronisationssignal liefert, während sich einer oder mehrere Oszillatoren neu synchronisieren. Der Oszillator liefert das Synchronisationssignal für eine Zeitspanne dergestalt, daß die Phase in bezug auf das Eingangssignal nicht um mehr als einen tolerierbaren Betrag driftet, bevor ein anderer Oszillator aktiviert wird, um das Synchronisationssignal zu liefern. Das Umschalten der Oszillatoren ist ähnlichen Beschränkungen unterworfen wie bei vorherigen Ausführungsform besprochen wurde. Man beachte, daß die Oszillatoren mit dem Eingangssignal phasensynchronisiert sind, wenn sie aktiviert werden.
Für Fachleute ist erkennbar, daß Abwandlungen und Modifikationen der offengelegten Vorrichtung möglich sind.
Die oben beschriebenen Ausführungsformen werden angegeben, um zur Zeit bevorzugte Herstellungs- und Verwendungsweisen der vorliegenden Erfindung zu veranschaulichen. Die Erfindung wird durch die nachfolgend angefügten Ansprüche definiert.
Genauer gesagt können der Satz von DeMorgan und andere Boolsche Logiktechniken von Fachleuten verwendet werden, um die durchweg in den Schaltungsbeschreibungen verwendeten Gatter in logische und/oder funktionsmäßige Äquivalente umzuwandeln.

Claims

1. Verfahren mit zweifach torgeschalteten Oszillatoren zur Erzeugung eines Signals zur Synchronisation mit einem Eingangssignal, wobei das Eingangssignal wählbare Übergänge aufweist und das Synchronisationssignal eine definierte Phasenbeziehung bezüglich der Übergänge des Eingangssignals aufweist und mindestens zwei Oszillatormittel bereitgestellt werden, die jeweils ein Oszillationssignal erzeugen, wobei das Synchronisationssignal erzeugt wird (31, 32), indem als Reaktion auf einen gewählten Übergang des Eingangssignals zuerst eines der mindestens zwei Oszillationssignale freigegeben wird, gekennzeichnet durch:

selektives Freigeben (34) eines der beiden Oszillationssignale und dann des anderen Oszillationssignals als Reaktion auf alternativ gewählte Übergänge des Eingangssignals, um so das Synchronisationssignal bereitzustellen.

2. Verfahren nach Anspruch 1, mit dem folgenden Schritt: selektives Freigeben (34) der Oszillationssignale, um so eine Synchronisation mit einem periodischen Referenzsignal herzustellen, während gleichzeitig das Oszillationssignal, das bereits selektiv freigegeben wurde, gesperrt wird, um das Synchronisationssignal bereitzustellen.

3. Verfahren nach Anspruch 1, wobei das Eingangssignal wählbare Polaritäten in den wählbaren Übergängen aufweist und der Schritt des Erzeugens (31, 32) des Synchronisationssignals, indem zuerst eines der mindestens zwei Oszillationssignale freigegeben wird, um das Synchronisationssignal bereitzustellen, als Reaktion auf einen Übergang nur einer einzigen gewählten Polarität des Eingangssignals erzielt wird.

4. Verfahren nach Anspruch 3, bei dem die einzige gewählte Polarität des Eingangssignals entweder als positiv oder als negativ gewählt wird (36).

5. Verfahren nach Anspruch 2, bei dem bestimmt wird (45), wann in dem Eingangssignal Lücken vorliegen, und während der Lücken des Eingangssignals eine Synchronisation der Oszillationssignale mit dem periodischen Referenzsignal freigegeben wird.

6. Verfahren nach Anspruch 2, bei dem ein Frequenzregelsignal erzeugt wird, das die Frequenz des Oszillationssignals regelt, wobei das Frequenzregelsignal als Reaktion auf die Phasendifferenz zwischen dem Oszillationssignal und dem periodischen Referenzsignal erzeugt wird (41, 42) und das Frequenzregelsignal einen Vorspannungssignalpegel aufweist, wobei das Frequenzregelsignal auf dem letzten Vorspannungssignalpegel gehalten wird, der bei der letzten Freigabe des letzten Oszillationssignals durch das Frequenzregelsignal erzeugt wurde.

7. Verfahren nach Anspruch 2, wobei die mindestens zwei Oszillationssignale (31, 32, 33) eine Anzahl von drei oder mehr aufweisen, mit den folgenden Schritten: Wählen von zwei der drei oder mehr Oszillationssignale, die das Synchronisationssignal abwechselnd bereitstellen, wobei die zwei Oszillationssignale das Synchronisationssignal als Reaktion auf einen gewählten Übergang des Eingangssignals abwechselnd bereitstellen, und Wählen eines oder mehrerer der übrigen drei oder mehr Oszillationssignale für Neusynchronisierungszwecke.

8. Verfahren nach Anspruch 2, mit den folgenden Schritten: Wählen (34) eines Oszillationssignals, um das Synchronisationssignal bereitzustellen, und Wählen eines oder mehrerer der übrigen Oszillationssignale für Neusynchronisierungszwecke.

9. Vorrichtung zur Erzeugung eines Signals zur Synchronisation mit einem Eingangssignal, wobei das Eingangssignal wählbare Übergänge aufweist und das Synchronisationssignal eine definierte Phasenbeziehung bezüglich der Übergänge des Eingangssignals aufweist, umfassend:

mindestens zwei Oszillatormittel (31, 32) jeweils zur Erzeugung jeweiliger Oszillationssignale zur Erzeugung des Synchronisationssignals und ein Signalmultiplexiermittel zum Kombinieren der von den mindestens zwei Oszillatormitteln erzeugten Oszillationssignale zu einem einzigen Synchronisationssignal, gekennzeichnet durch:

ein Steuermittel (34) zum selektiven Freigeben eines der mindestens zwei Oszillatormittel als Reaktion auf einen gewählten Übergang des Eingangssignals.

10. Vorrichtung nach Anspruch 9, umfassend:

ein Mittel (41, 42) zur Neusynchronisierung jedes der mindestens zwei Oszillatormittel mit einem periodischen Referenzsignal, wenn dieses selektiv freigegeben ist, ein Mittel (34) zum Freigeben eines der mindestens zwei Oszillatormittel, so daß es mit dem Neusynchronisierungsmittel verbunden ist, und ein Isolationsmittel (90), das verhindert, daß das übrige, nicht freigegebene der mindestens zwei Oszillatormittel das Synchronisationssignal bereitstellt.

11. Vorrichtung nach Anspruch 10, umfassend:

ein Phasendetektormittel (41, 42) für jedes der mindestens zwei Oszillatormittel zur Erzeugung eines Phasendifferenzsignals durch Vergleichen der Phase des von seinem jeweiligen Oszillatormittel (31, 32) erzeugten Oszillationssignals mit dem periodischen Referenzsignal; und

ein Abtast- und Haltemittel für jedes der mindestens zwei Oszillatormittel zur Erzeugung des Frequenzregelsignals auf der Grundlage entweder des aktuellen oder des zuvor erzeugten und gehaltenen Phasendifferenzsignals, wobei das Abtast- und Haltemittel (41, 42) so angeordnet ist, daß es, wenn sein jeweiliges Oszillatormittel freigegeben wird, um mit dem periodischen Referenzsignal synchronisiert zu werden, das Frequenzregelsignal auf der Grundlage des aktuellen Phasendifferenzsignals erzeugt, und das Abtast- und Haltemittel weiterhin so angeordnet ist, daß es (41, 42), wenn sein jeweiliges Oszillatormittel (31, 32) dagegen gesperrt wird, mit dem periodischen Referenzsignal synchronisiert zu werden, das Frequenzregelsignal auf der Grundlage des letzten Phasendifferenzsignals hält, das erzeugt wurde, als das jeweilige der mindestens zwei Oszillatormittel das letzte Mal freigegeben war, um mit dem periodischen Referenzsignal synchronisiert zu werden.

12. Vorrichtung nach Anspruch 9, umfassend: ein Phaseneinstellmittel (52), das die Phasenbeziehung zwischen dem Eingangssignal und dem Synchronisationssignal ändert.

13. Vorrichtung nach Anspruch 9, umfassend:

ein Signalparallelisierungsmittel (50) zum Umwandeln serieller Daten, die in dem Eingangssignal geführt werden, in parallele wortbreite Ausgangsdaten und zum Erzeugen eines Synchronisationssignals, das von dem durch die gewählten Übergänge des Eingangssignals hergestellten Synchronisationssignal verschieden ist und nun eine definierte Phasenbeziehung bezüglich der parallelen wort-breiten Ausgangsdaten aufweist.

14. Vorrichtung nach Anspruch 13, umfassend:

ein Startworterkennungsmittel (55), das nach einem definierten Muster in dem Eingangssignal sucht, das den Anfang einer Übertragung und/oder die Ausrichtung von darin befindlichen Datenwörtern angibt, und ein Signal Startwörter Erkannt erzeugt;

ein Seriell/Parallel-Umwandlungsmittel (67, 68) zum Gruppieren von zwei oder mehr Datenbit aus dem Eingangssignal in die parallelen wort-breiten Daten, die mit den in dem Eingangssignal geführten seriellen Daten ausgerichtet sind, als Reaktion auf das Signal Startwörter Erkannt;

ein Wortsynchronisationssignalerzeugungsmittel (68) zum Erzeugen eines jitterfreien Wortsynchronisationssignals, das eine Frequenz aufweist, die gleich der Frequenz des Synchronisationssignals von Anspruch 11, dividiert durch die Anzahl der zwei oder mehr Datenbit, ist; und

ein Wortausrichtungsmittel (64) zum Ausrichten der parallelen wort-breiten Daten, so daß sie sich in einer definierten Phasenbeziehung mit gewählten Übergängen des jitterfreien Wortsynchronisationssignals befinden.