DE68920703T2

DE68920703T2 - Zuverlässige Datenrückgewinnung in einem Kodierer/Dekodierer.

Info

Publication number: DE68920703T2
Application number: DE68920703T
Authority: DE
Inventors: Kadiresan Annamalai
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1988-11-07
Filing date: 1989-10-31
Publication date: 1995-08-03
Anticipated expiration: 2009-11-01
Also published as: US4890304A; JPH02181536A; DE68920703D1; EP0368537B1; ATE117484T1; EP0368537A2; JP2578668B2; EP0368537A3

Description

Die Erfindung betrifft die serielle Übertragung digitaler Daten und insbesondere die Synchronisation von Bytes serieller Daten, die über ein lokales Netzwerk empfangen werden.
Wenn in lokalen Netzwerken ein Schaltungspunkt mit dem Netzwerk verbunden wird, besteht der erste Strom von Signalen, den der Schaltungspunkt empfängt, aus Verbindungshandhabungs-Symbolen. Die Verbindungshandhabungs-Symbole sind speziell derart ausgewählt, daß sie von einem Kodierer/Dekodierer (ENDEC) des Schaltungspunktes dekodiert werden können, und zwar unabhängig von ihrer Ausrichtung innerhalb eines Bytes des Signalstroms. Bei einer Standard-Kodiervorrichtung für 5 Bit/4 Bit kann der Start der Verbindungshandhabungs-Symbole an jedem beliebigen der 10 Bits innerhalb des "Byte" erfolgen. Das Dekodieren dieser Verbindungshandhabungs-Symbole erfolgt ungeachtet dieser Ausrichtung aufgrund der gewählten Natur der Symbole. Sobald jedoch diese Symbole verarbeitet werden, ist es zum Dekodieren des diesen Symbolen folgenden Datenpaketes erforderlich, daß ihre "Bytes" ausgerichtet sind.
Typischerweise wurde die erforderliche Ausrichtung durch Detektion eines Paket-Begrenzers ausgeführt, der als "JK"-Symbol-Paar bezeichnet wird. Bei diesem Vorgang konnte es geschehen, daß ein dem "JK"-Symbol-Paar unmittelbar vorausgehendes Präambel-"Byte" falsch interpretiert wurde; dabei handelte es sich um ein dekodiertes Byte.
Ferner wird aufgrund der Weise, in der ein elastischer Puffer in einem typischen ENDEC-Empfänger verwendet wird, der elastische Puffer bei Detektion des "JK"-Begrenzers zentriert. Während dieser Zeit werden einige Bits in dem Byte-Strom fallengelassen oder hinzuaddiert, um Taktdifferenzen stromaufwärts der lokalen Station zu kompensieren, was zu einer nicht ganzzahligen Anzahl von Bytes in der Präambel führt.
Bei faseroptischen verteilten Dateninterface-Token-Ring-Netzwerken (FDDI) muß die physikalische Schicht den eintreffenden Datenstrom zuverlässig dekodieren, ohne daß eine Löschung oder Modifikation von Rahmen-Bits auftritt. Ferner darf der Empfänger nur wenige IDLE-Bits zur Kompensation von Takt-Differenzen löschen, um eine minimale Anzahl von Präambeln vor einem Paket zu gewährleisten.
Die physikalische Schicht des FDDI wird durch eine Kombination aus einem Kodierer/Dekodierer(ENDEC) und einem faseroptischen Transceiver implementiert. Der Kodierer führt die Filterwiederholungs-, 4B/5B-Kodier- und Parallel/Seriell-Konversion und die Ohne-Rückkehr-zu-Null(NRZ )- zu Ohne-Rückkehr-zu-Null- Invertierungs (NRZI)-Code-Konversion durch. Der Dekodierer führt die NRZI-zu-NRZ-Konversion, die Takt-Rückgewinnung, die Seriell-Parallel-Konversion, die Byte-Ausrichtung, die 4B/5B- Kodier-Konversion, die Elastizitätspuffer-Funktion und die Leitungszustandsdekodierung durch.
Der ENDEC ist mittels eines Zwei-Chip-Sets, der als ENDEC-Chip bezeichnet wird, und eines ENDEC-Datenseparators in Silizium implementiert. Der ENDEC-Chip führt die Kodier-, Steuer- und Status-Funktionen, sämtliche Dekodierfunktionen und die Leitungszustandsdetektionsfunktion durch. Der ENDEC-Datenseparator führt die Rückgewinnung des Taktsignals und das Wiedereintakten der Daten aus dem empfangenen Daten durch. In einem FDDI-System sind mehrere ENDECs in einem Token-Ring angeordnet. In einem derartigen System weisen sämtliche ENDECs ihre eigenen Taktfrequenzen auf. Beispielsweise verlangt der FDDI- Standard, daß die Taktfrequenz eines ENDEC im Bereich von 125 MHz +/- 6,25 KHz liegt. Dieser 12,5 KHz-Bereich kann die übertragene oder empfangene Information beträchtlich beeinflussen, falls die von dem Empfangs-ENDEC empfangene Information nicht mit der Frequenz der übertragenen Information synchronisiert ist.
Typischerweise erfolgt diese Synchronisierung durch Löschen oder Hinzufügen von IDLE-Bits der Information durch den Empfangs-ENDEC. Ein Problem bei diesem Ansatz liegt darin, daß, wenn Bits aus dem eintreffenden Signal gelöscht werden, möglicherweise tatsächliche Daten gelöscht werden, falls nicht genug IDLE-Bits in dem eintreffenden Signal vorhanden sind. Somit besteht bei dem Löschen von Bits eine beträchtliche Möglichkeit, daß die Information nicht präzise ist.
Somit besteht Bedarf an einem System, das Information in einem Token-Ring-Netzwerk in einem FDDI-System derart überträgt, daß die Taktfrequenz der Dateninformation präzise ist. Ferner besteht Bedarf an einem System, bei dem die an einem ENDEC- Chip eintreffende Information synchronisiert wird, ohne daß irgendwelche Informations-Bits gelöscht werden.
GB-A-1 188 816 beschreibt ein Verfahren und eine Vorrichtung zum Detektieren eines Paketsynchronisierungs-Rahmen-Codes, der einem Startteil jedes Paketes eines kodierten Informationssignal hinzugefügt wird, und zum Stabilisieren eines Referenzsignals, das zum Erfassen eines dem Rahmungscode folgenden Datensignals verwendet wird.
Somit schafft die Erfindung ein Verfahren zum Justieren eines mit einem Paket-Beginn-Begrenzungszeichen ausgerichteten Synchronisiersignals, das für seriell empfangene Digitalsignale von einem Netzwerk vorgesehen ist, wobei die seriell empfangenen Signale eine vorbestimmte Zwischenbitperiode aufweisen, mit dem folgenden Schritt:
(a) Umsetzen der seriell empfangenen Signale in Mehr-Bit-Parallelwörter;
und gekennzeichnet durch die weiteren Schritte:
(b) Detektieren des Auftretens des Begrenzungszeichens während einer auf das am kürzesten zurückliegende Auftreten des Synchronisiersignals folgenden n-ten Zwischenbitperiode; und
(c) Erzeugen des justierten Synchronisiersignals
zum Zeitpunkt der in Schritt (b) erfolgenden Detektion, falls n> 2;
zu einem vom Zeitpunkt der in Schritt (b) erfolgenden Detektion um eine Zwischenbitperiode verzögerten Zeitpunkt, falls n=2; oder
zu einem vom Zeitpunkt der in Schritt (b) erfolgenden Detektion um zwei Zwischenbitperioden verzögerten Zeitpunkt, falls n=1.
Insbesondere werden ein Verfahren und eine Vorrichtung zum Dekodieren digitaler Signale im Zusammenhang mit einem ENDEC- Empfänger beschrieben. Die Vorrichtung weist Einrichtungen auf, um aus den digitalen Signalen ein wiedergewonnenes Takt signal zu erzeugen und die digitalen Signale entsprechend einem vorbestimmten Code zu konvertieren. Die Vorrichtung weist ferner Einrichtungen auf, um ein Synchronisiersignal zu erzeugen, das mit dem Start eines Paket-Begrenzers ausgerichtet ist.
Mit der Synchronisiersignalerzeugungseinrichtung ist eine Einrichtung gekoppelt, um das Synchronisiersignal als Reaktion auf die Detektion des Begrenzers wahrend einer vorbestimmten Periode auszurichten. Die Dekodier- und Erzeugungseinrichtungen reagieren auf das Synchronisiersignal und die Konvertierungssignal-Digitalsignale, um die dekodierten Bit-Signale zu erzeugen.
Aus dem ENDEC-Empfänger wird keine Information gelöscht. Somit weisen die Vorrichtung und das Verfahren, bei denen dies ausgeschlossen ist, beträchtliche Vorteile gegenüber dem Stand der Technik auf.

KURZBESCHREIBUNG DER FIGUREN

Fig. 1 zeigt ein Blockschaltbild der bevorzugten Ausführungsform des ENDEC-Datenseparators und des Empfängerteils eines Kodierers/Dekodierers (ENDEC) gemäß der Erfindung.
Fig. 2 zeigt ein Schaltbild der "Lookahead-Logik".
Fig. 3 zeigt ein Blockschaltbild der Synchronisationsmodifizierungs-Logik des ENDEC-Empfänger von Fig. 1.
Fign. 4-6 zeigen Zeitgebungsdiagramme für die verschiedenen Bedingungen des ENDEC-Empfängers von Fig. 1.

DETAILLIERTE BESCHREIBUNG

Die Erfindung umfaßt ein neuartiges Empfängerteil eines Kodierers/Dekodierers. Die folgende Beschreibung soll einen Fachmann auf dem Gebiet in die Lage versetzen, die Erfindung anzuwenden, und erfolgt im Kontext eines bestimmten Anwendungsfalls und der sich daraus ergebenden Erfordernisse.
Ein in Fig. 1 nicht gezeigtes Steuerelement liefert Steuersignale an die verschiedenen in Fig. 1 gezeigten Elemente. Das Design und die Implementierung derartiger Steuerelemente sind dem Fachmann gut bekannt und werden somit hier nicht näher erläutert. Serielle Daten (Rx) werden auf einer Signalleitung 30 durch einen als ENDEC-Datenseparator 50 bezeichneten Taktrückgewinnungs-Block empfangen, der die Taktrückgewinnung und die Konversion von Ohne-Rückkehr-zu-Null-Einser-Invertierung (NRZI) zu Ohne-Rückkehr-zu-Null(NRZ) durchführt. Der Block 50 erzeugt ein Empfänger-Taktsignal (CRx) und die konvertierte NRZ-Version der seriellen Daten, die auf der Leitung 30 empfangen werden.
Die CRx- und NRZ-Signale werden einem Seriell-Parallel-Register 52 des Empfänger-Abschnitts des ENDEC zugeführt. Das Schieberegister 52 erzeugt daraus Zehn-Bit-Parallel-"Bytes" entsprechend den auf der Leitung 30 seriell erhaltenen zehn Bits. Die Zehn-Bit-Parallel-"Bytes" von Daten werden parallel einem Satz von ersten Eingangsanschlüssen eines Multiplexers (MUX) 54 zugeführt. Der MUX 54 empfängt ferner an einem Satz zweiter Eingangsanschlüsse parallel den Code des "JK"-Begrenzungssymbols. Ferner empfängt der MUX 54 ein Steuersignal (SEL) von der Synchronisations-Modifikations-Logik 60, welches bewirkt, daß entweder die zehn Signale, die das 10-Bit-Daten- "Byte" repräsentieren, oder das "JK"-Symbol an einem Satz von zehn Ausgangsanschlüssen des MUX 54 erzeugt werden.
Die von dem Schieberegister 52 erzeugten Zehn-Bit-Daten-Bytes werden zusammen mit der dem Schieberegister 52 momentan zugeführten komplementierten Version des NRZ-Signals (NRZL) einem Lookahead-Logik-Block 56 übermittelt. Der Lookahead- Logik-Block 56 erzeugt daraus zwei Logik-Signale; ein JK1-Signal, das auf HIGH gesetzt wird, wenn ein das JK-Symbol repräsentierendes Muster kodierter Bits, das um eine Bit-Position versetzt ist, in dem Schieberegister 52 vorhanden ist. Ein JK2-Signal wird mit HIGH-Zustand erzeugt, wenn das um zwei Bit-Positionen versetzte JK-Muster in dem Schieberegister 52 vorhanden ist.
Ein Byte-Synchronisations(BYTE SYNC)-Block 58 empfängt das von dem Lookahead-Logik-Block 56 erzeugte JK1-Signal. Der BYTE SYNC-Block 58 erzeugt ein Byte-Ausrichtungssignal JK-SYNC einmal für jede zehn Bits serieller Daten, die auf der Leitung 30 empfangen werden. Der BYTE SYNC-Block 58 synchronisiert die von ihm getätigte Erzeugung des JK-SYNC-Signals mit dem Empfang des Ein-Bit-Lookahead-Signals JK1.
Ein Synchronisationsmodifizierungs-Logik(SYNC MODIFY LOGIC)- Block 60 empfängt das von dem BYTE SYNC 58 erzeugte JK-SYNC- Signal und die von der Lookahead-Logik 56 erzeugten JK1- und JK2-Signale. Der SYNC MODIFY LOGIC-Block 60 empfängt ferner das von dem Block 50 erzeugte CRx-Zeitgebungssignal. Der SYNC MODIFY LOGIC-Block 60 erzeugt ein Synchronisations(SYNC)-Signal, das einem DECODE-Block 62 zugeführt wird. Ein Zehn-Bit- "Byte", das zur Erzeugung am Ausgang des MUX 54 gewählt wird, wird parallel dem DECODE-Block 62 zugeführt, und zwar unter Synchronisation durch das SYNC-Signal. Jedes Mal, wenn JK1 zur gleichen Zeit, zu der JK-SYNC erzeugt wird, HIGH ist, ist in dem Schieberegister 52 eine Bit-Periode, nachdem das vorherige Byte-Ausrichtungssignal JK-SYNC erzeugt worden ist, ein neues JK-Symbol präsent. Ein weiteres SYNC-Signal wird von der SYNC MODIFY LOGIC 60 zwei Bit-Zählungen nach diesem aktuellsten JK- SYNC, d.h. um zwei CRx-Signale verzögert, erzeugt.
Die SYNC MODIFY LOGIC 60 erzeugt einen ersten Pegel des SEL- Signals, das von dem MUX 54 während derjenigen Zeiten empfangen wird, zu denen dieses neue SYNC erzeugt wird. Der erste Pegel des SEL-Signals veranlaßt, daß der MUX 54 die Signale, die ein JK-Symbol repräsentieren, wie es dem zweiten Satz von Eingangsanschlüssen des MUX 54 zugeführt wird, wählt, damit sie dem DECODE 62 zugeführt werden. Zu allen anderen Zeiten erzeugt die SYNC MODIFY LOGIC 60 einen zweiten Pegel des SEL- Signals, das veranlaßt, daß der MUX 54 die Signale, die parallele Daten repräsentieren, wie sie dem ersten Satz von Eingangsanschlüssen des MUX 54 zugeführt werden, wählt, damit sie dem DECODE 62 zugeführt werden.
Jedes Mal, wenn JK2 HIGH ist, ist in dem Schieberegister 52 ein neues JK-Symbol um zwei Bit-Zeiten nach der Erzeugung des vorherigen Byte-Ausrichtungssignals JK-SYNC vorhanden. Das neue JK-SYNC-Signal wird um eine Bit-Zählung verzögert, d.h. es wird um drei CRx-Signale gegenüber dem vorherigen JK-SYNC verzögert, und dann erzeugt die SYNC MODIFY LOGIC 60 ein SYNC- Signal für DECODE 62. Der erste Pegel von SEL wird in ähnlicher Weise erzeugt wie in dem vorherigen Abschnitt beschrieben, so daß Signale, die das JK-Symbol-Paar repräsentieren, jedes Mal an DECODE 62 übermittelt werden, wenn dieses neue SYNC-Signal erzeugt wird.
Der SYNC MODIFY LOGIC-Block 60 erzeugt ferner ein WRITE-Signal, das einem First-in-First-out(FIFO)-Puffer 64 zugeführt wird. Die empfangenen Symbole werden parallel durch DECODE 62 dekodiert und parallel an den FIFO 64 übermittelt, und zwar synchronisiert durch das WRITE-Signal. Der WRT DISABLE LOGIC- Block 90 erzeugt das WRITE-Signal mit einer Verzögerung um drei CRx-Zeitperioden gegenüber der Erzeugung des SYNC-Signals, damit die Signal-Stabilisierung und -Dekodierung fortschreiten kann.
Das SYNC-Register 68 empfängt die Information von dem FIFO 64. Diese Information wird der SYNC- und Halte-Logik 76 zugeführt, die verwendet wird, um die Daten als Reaktion auf ein an das SYNC-Register 68 übermitteltes Byte-Takt-Signal 72 aus dem FIFO-Puffer 64 auszulesen. Das Register 70 taktet die Information von dem SYNC-Register 68 ein, und zwar mittels eines zweiten Taktsignals 74, das gegenüber dem ersten Taktsignal 72 um ein Bit verzögert ist. Die Parallelinformation von 70 wird anschließend einer (nicht gezeigten) Medienzugriffssteuerschicht zugeführt, die die empfangene Information interpretiert.
Fig. 2 zeigt ein Logik-Schaltbild des LOOKAHEAD LOGIC-Blocks 56. Darin sind die zehn Signale, die durch das Schieberegister 52 parallel erzeugt werden, als A< 9..0> bezeichnet; angeordnet vom signifikantesten Bit A< 9> zum am wenigsten signifikanten Bit A< 0> . In Fig. 2 sind auch die komplementären Werte von A< 9> , A< 8> , A< 7> , A< 4> , A< 3> und A< 0> gezeigt, die als AL< 9> , AL< 8> , AL< 7> , AL< 4> , AL< 3> bzw. AL< 0> bezeichnet sind. Fernere ist NRZL in Fig. 3 gezeigt, wobei es sich um den komplementären Wert des seriellen Signals NRZ handelt, das gerade dem seriellen Eingang des Registers 52 zugeführt wird.
Ein ODER-Gatter 100 empfängt AL< 8> , A< 6> und A< 5> . Ein ODER- Gatter 102 empfängt das von dem ODER-Gatter 100 erzeugte Signal sowie A< 2> und A< 1> . Das von dem ODER-Gatter 102 erzeugte wird einem ersten Eingang eines NOR-Gatters 104 und einem ersten Eingang eines NOR-Gatters 106 zugeführt. Das NOR-Gatter 104 empfängt ferner an einem zweiten Eingang ein Signal, das von einem ODER-Gatter 108 erzeugt wird, welches seinerseits AL< 9> , A< 7> und AL< 4> empfängt. Das NOR-Gatter 104 empfängt an einem dritten Eingang ein Signal, das von einem ODER-Gatter 110 erzeugt wird, welches seinerseits A< 3> und AL< 0> empfängt. Das NOR-Gatter 106 empfängt an einem zweiten Eingang ein Signal, das von einem ODER-Gatter 112 erzeugt wird, welches seinerseits AL< 7> , A< 4> und AL< 3> empfängt. Das NOR-Gatter 106 empfängt an einem dritten Eingang ein Signal, das von einem ODER-Gatter 114 erzeugt wird, welches A< 0> , A< 4> und NRZL empfängt. Die NOR-Gatter 104 und 106 erzeugen die Signale JK1 bzw. JK2.
Fig. 3 zeigt ein Logik-Schaltbild des SYNC MODIFY LOGIC-Blocks 60 (Fig. 1). Die von der LOOKAHEAD LOGIC 56 (FIg. 1) erzeugten JK1- und JK2-Signale werden einem ODER-Gatter 120 zugeführt; das von diesem erzeugte Signal wird einem ersten Eingang eines UND-Gatters 122 zugeführt. Das JK-SYNC-Signal wird einem zweiten Eingang eines UND-Gatters 122 und einem ersten Eingang eines ODER-Gatters 124 zugeführt. Das von dem UND-Gatter 122 erzeugte Signal wird der ersten Stufe einer Dreistufen-Verzögerungseinrichtung zugeführt, die seriell gekoppelte Flip- flops 126, 128 und 130 vom Verzögerungs-Typ (D) aufweist.
Das Flip-flop 120 empfängt das CRx-Taktsignal an einem Takt eingang, und der Q-Ausgang jeder Stufe ist mit dem D-Eingang der nächsten Stufe verbunden. Das an dem Q-Ausgang des Flip- flops 130 der dritten Stufe erzeugte Signal ist das SEL-Signal. Dieses Signal wird ferner dem zweiten Eingang des ODER- Gatters 124 zugeführt. Ein Rücksetzsignal wir den seriell geschalteten Flip-flops 126-120 zugeführt, um die Flip-flops während des anfänglichen Aktivierung rückzusetzen. Das von dem ODER-Gatter 124 erzeugte Signal ist das SYNC-Signal. Dieses Signal wird ferner der ersten Stufe einer Dreistufen-Verzögerungs-Schreib-Einrichtung zugeführt, die seriell gekoppelte Flip-flops 132, 134 und 136 vom Verzögerungs-Typ (D) aufweist. Die Flip-flops 132, 134 und 136 sind wie die Flip-flops 126, 128 und 130 miteinander verbunden. Das Signal, das an dem Q- Ausgang des Flip-flops 136 der dritten Stufe erzeugt wird, ist das WRITE-Signal.
Die Arbeitsweise der Byte-Synchronisiereinrichtung der Erfindung ist am besten aus Fig. 4 ersichtlich, die ein Wellenform- Zeitgebungsdiagramm von Signalen zeigt, die oben im Zusammenhang mit Fig. 1 beschrieben wurden. Fig. 4 zeigt das rückgewonnene Takt(CRx)-Signal 200, das eine Referenz für die verschiedene andere dort gezeigte Signale schafft. Das von dem BYTE SYNC 58 erzeugte JK-SYNC-Signal 202 ist so gezeigt, wie es an dem ersten CRx-Signal (t1) erzeugt wird; diese Erzeugung ist mit der Synchronsiation des vorherigen Paketes ausgerichtet. Ein neues JK-Symbol wird eine Bit-Periode nach dieser Erzeugung von JK-SYNC detektiert, d.h. es tritt während des zweiten CRx-Signals (t2) auf. Somit sollte die Erzeugung des nächsten Paketes derart ausgerichtet sein, daß sie mit diesem neuen JK-Symbol übereinstimmt. Somit sollte ein JK-Signal während t2, t12 etc. erzeugt werden, wie in Fig. 4 in gestrichelten Linien gezeigt ist.
Da das an den FIFO 64 übermittelte WRITE-Signal nicht vor dem dritten CRx-Taktsignal nach JK-SYNC erzeugt wird, ist der Inhalt des vorherigen Paketes nicht an das FIFO 64 übermittelt worden; er befindet sich noch in dem DECODE-Block 62, wenn das nächste Paket eintrifft. Falls keine Vorkehrungen getroffen werden, wird somit das letzte Byte in dem vorherigen Rahmen überschrieben und gleichzeitig Datenverlust verursacht, wenn das WRITE-Signal 204 bei t5 erzeugt wird. Falls ein neues JK- Symbol zwei Bit-Perioden nach der Erzeugung von JK-SYNC detektiert wird, wie bei der an t3 auftretenden Wellenform 206 gezeigt ist, dann wird wiederum ein WRITE-Signal 208 bei t6 erzeugt, wodurch zudem veranlaßt wird, daß der Inhalt des vorherigen Paketes überschrieben wird.
Für neue JK-Symbole jedoch, die drei bis neun Bit-Perioden nach der Erzeugung von JK-SYNC detektiert werden - wie bei der Wellenform 210 gezeigt, die z.B. bei t4 erscheint - tritt bei t4 ein WRITE-Signal 212 auf, das die Übermittlung des Inhalts des letzten Byte des vorherigen Paketes an das FIFO ermöglicht, und dann tritt bei t7 ein weiteres WRITE-Signal auf, das die Übermittlung des Inhalts des letzten Byte des neu detektierten Paketes an das FIFO ermöglicht.
Die mittels der Byte-Synchronsiereinrichtung der Erfindung getroffene Vorkehrung wird anhand der in Fign. 5 und 6 gezeigten Zeitgebungswellenform-Diagramme erläutert. Der SYNC MODIFY LOGIC-Block 60 erzeugt die SYNC-, SEL- und WRITE FIFO-Signale als Reaktion auf die von der BYTE SYNC 58 bzw. der LOOKAHEAD LOGIC 56 erzeugten JK-SYNC und die JK1- und JK2-Signale, wie Fign. 5 und 6 zeigen.
Anhand Fig. 5 wird die Zeitgebung gemäß der Erfindung erläutert, die vorgesehen ist, wenn ein neues JK eine Bit-Periode nach dem vorherigen JK-SYNC-Signal detektiert wird. Das CRx- Signal 214 dient zur Schaffung einer Referenz für die anderen Signale. In Fig. 6 ist das JK-SYNC-Signal 216 ist so gezeigt, wie es während der ersten CRx-Zeitperiode t1 und wieder während der zweiten CRx-Zeitperiode t2 erfolgt, wie im Zusammenhang mit den Wellenformen 202 und 204 von Fig. 4 beschrieben wurde. Aufgrund des Ein-Bit-Intervalls zwischen dem vorherigen JKJ-SYNC und dem neuen JK-Symbol erzeugt der LOOKAHEAD LOGIC- Block 56 während der Zeitperiode t1 ein JK1-Signal 218.
Das Vorhandensein von JK-SYNC während t1 veranlaßt, daß während t1 ein SYNC-Signal 220 von der SYNC MODIFY LOGIC 60 erzeugt wird, und daß während t4 ein WRITE-Signal 222 erzeugt wird; d.h. verzögert um drei CRx-Takt-Perioden. Somit wird der Inhalt des letzten Byte des vorherigen Paketes dekodiert und in den FIFO 64 geschrieben. Die Erzeugung von JK1 während der Zeitperiode t1 zusammen mit dem Vorhandensein von JK-SYNC während t1 veranlaßt die Erzeugung eines SYNC-Signals während t4, so daß der Inhalt des neu eingetroffenen Paketes in den FIFO 64 geschrieben wird. In dieser Weise wird ein Überschreiben des letzten Byte des vorherigen Paketes vermieden.
Das Wellenform-Zeitgebungsdiagramm von Fig. 6 zeigt die Situation, in der ein neues JK während der zweiten Bit-Periode, die auf das vorherige JK-SYNC-Signal folgt, detektiert wird. In Fig. 6 wird wiederum als Referenz die CRx-Wellenform 226 verwendet. Das JK-SYNC-Signal 228 ist in Fig. 6 so gezeigt, wie es während der ersten CRx-Zeitperiode t3 auftritt, wie im Zusammenhang mit den Wellenformen 206 und 208 von Fig. 4 beschrieben wurde. Aufgrund des Zwei-Bit-Intervalls zwischen dem vorherigen JK SYNC und dem neuen JK-Symbol erzeugt der LOOKAHEAD LOGIC-Block 56 während der Zeitperiode t1 ein JK2-Signal 230.
Das Vorhandensein des JK-SYNC während t1 bewirkt, daß während t1 ein SYNC-Signal 323 von der SYNC MODIFY LOGIC 60 erzeugt wird, und daß während t4 ein WRITE-Signal 234 erzeugt wird. Somit wird der Inhalt des letzten Byte des vorherigen Paketes dekodiert und in den FIFO 64 geschrieben. Die Erzeugung von JK2 während der Zeitperiode t1 zusammen mit dem Vorhandensein von JK-SYNC während t1 bewirkt, daß während t4 ein SYNC-Signal erzeugt wird, so daß der Inhalt des neu detektierten Paketes in DECODE 62 übertragen wird.
Anschließend wird während t7 ein WRITE-Sigual erzeugt, welches veranlaßt, daß der Inhalt des neu eingetroffenen Paketes in den FIFO 64 geschrieben wird. Der SYNC MODIFY LOGIC-Block 60 erzeugt ferner zu geeigneten Zeiten das SEL-Signal, welches veranlaßt, daß der MUX 54 das JK-Begrenzungssymbol an die Eingangsanschlüsse von DECODE 62 anlegt. In dieser Weise wird mittels der Erfindung ein Überschreiben des letzten Byte des vorherigen Paketes verhindert.

Claims

1. Verfahren zum Justieren eines mit einem Paket-Beginn-Begrenzungszeichen ausgerichteten Synchronisiersignals, für seriell empfangene Digitalsignale von einem Netzwerk, wobei die seriell empfangenen Signale eine vorbestimmte Zwischenbitperiode aufweisen, mit dem folgenden Schritt:

(a) Umsetzen der seriell empfangenen Signale in Mehr-Bit- Parallelwörter;

und gekennzeichnet durch die weiteren Schritte:

(b) Detektieren des Auftretens des Begrenzungszeichens während einer auf das am kürzesten zurückliegende Auftreten des Synchronisiersignals folgenden n-ten Zwischenbitperiode; und

(c) Erzeugen des justierten Synchronisiersignals

zum Zeitpunkt der in Schritt (b) erfolgenden Detektion, falls n> 2;

zu einem vom Zeitpunkt der in Schritt (b) erfolgenden Detektion um eine Zwischenbitperiode verzögerten Zeitpunkt, falls n=2; oder

zu einem vom Zeitpunkt der in Schritt (b) erfolgenden Detektion um zwei Zwischenbitperioden verzögerten Zeitpunkt, falls n=1.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Mehr-Bit-Wörter dekodiert und dann parallel in einem elastischen Puffer gespeichert werden, und ferner gekennzeichnet durch die folgenden Schritte:

(d) Eingeben des justierten Synchronisiersignals in den Dekodierer; und

(e) Speichern der Wörter in dem Puffer drei Zwischenbitperioden nach der gemäß Schritt (d) erfolgenden Eingabe des Signals.

3. Vorrichtung zum Dekodieren seriell empfangener Digitalsignale von einem Netzwerk, wobei die seriell empfangenen Signale eine vorbestimmte Zwischenbitperiode und ein mit einem Paket-Beginn-Begrenzungszeichen ausgerichtetes Synchronisiersignal aufweisen, mit:

einer auf die seriell empfangenen Signale reagierenden Einrichtung (50) zur Erzeugung eines regenerierten Taktsignals (CRX) aus diesen Signalen und zum Umsetzen der seriell empfangenen Signale (NRZ) entsprechend einem bestimmten Code;

einer auf das regenerierte Taktsignal und auf die umgesetzten seriellen Signale (NRZ) reagierenden Einrichtung (52), um daraus den seriell empfangenen Signalen (NRZ) entsprechend Mehr-Bit-Parallelwörter zu erzeugen;

einer Einrichtung (56,58,60), um in zeitlicher Relation zu dem Paket-Beginn-Begrenzungszeichen ein Synchronisiersignal zu erzeugen, die ausgebildet ist zum Detektieren des Auftretens des Begrenzungszeichens während einer auf das am kürzesten zurückliegende Auftreten des Synchronisiersignals folgenden n-ten Zwischenbitperiode, und zum Erzeugen des Synchronisiersignals

zum Zeitpunkt der Detektion, falls n> 2;

zu einem vom Zeitpunkt der Detektion um eine Zwischenbitperiode verzögerten Zeitpunkt, falls n=2; oder

zu einem vom Zeitpunkt der Detektion um zwei Zwischenbitperioden verzögerten Zeitpunkt, falls n=1;

einer auf die Mehr-Bit-Parallelwörter und das Synchronisiersignal reagierenden Einrichtung (62), um bei Empfang des Synchronisiersignals die Mehr-Bit-Parallelwörter zu dekodieren und daraus Signale zu erzeugen, die die dekodierten Mehr-Bit-Parallelwörter repräsentieren.

4. Vorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß die Erzeugungseinrichtung ferner ein WRITE-Signal erzeugt, und gekennzeichnet durch eine auf das WRITE-Signal und die dekodierten Mehr-Bit-Wörter reagierende First-in-first- out(FIFO)-Einrichtung (64) zum Speichern der dekodierten Mehr-Bit-Wörter.

5. Vorrichtung nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß die Erzeugungseinrichtung aufweist:

eine auf die Mehr-Bit-Parallelwörter und die seriell empfangenen Signale reagierende LOOKAHEAD-Einrichtung (56) zum Detektieren des Begrenzungszeichens während der auf das am kürzesten zurückliegende Auftreten des Synchronisiersignals nächstfolgenden Zwischenbitperiode und zum Erzeugen eines ersten Detektionssignals daraufhin, und zum Detektieren des Begrenzungszeichens während der um eine Zwischenbitperiode auf das am kürzesten zurückliegende Auftreten des Synchronisiersignals folgenden Zwischenbitperiode und zum Erzeugen eines zweiten Detektionssignals daraufhin, und

eine auf die ersten und die zweiten Detektionssignale und auf das regenerierte Taktsignal reagierende Einrichtung (58) zum Erzeugen des mit dem Paket-Beginn-Begrenzungszeichen ausgerichteten Synchronisiersignals, und zwar, bei Abwesenheit des ersten oder des zweiten Detektionssignals, mit einer Verzögerung um zwei Zwischenbitperioden bei Empfang des ersten Detektionssignals und mit einer Verzögerung um eine Zwischenbitperiode bei Empfang des zweiten Detektionssignals.