DE3872681T2

DE3872681T2 - Verfahren und vorrichtung zur uebertragung eines dienstkanals ueber den paritaetskanal eines durch einen paritaetspruefungskode kodierten datenstrom.

Info

Publication number: DE3872681T2
Application number: DE8888120712T
Authority: DE
Inventors: Jean-Luc Abaziou; Jean-Claude Billy; Mouel Bernard Le
Original assignee: Alcatel CIT SA
Current assignee: Alcatel CIT SA
Priority date: 1987-12-17
Filing date: 1988-12-12
Publication date: 1993-02-18
Anticipated expiration: 2008-12-13
Also published as: US4930127A; CA1305228C; AU2652588A; FR2625057A1; AU611509B2; DE3872681D1; FR2625057B1; EP0320843A1; EP0320843B1

Description

Die vorliegende Erfindung bezieht sich auf die synchrone Datenübertragung eines Datenstroms großen Durchsatzes, der mittels eines Paritätskontrollkodes übertragen wird, d.h. der die Parität der Zustände eines bestimmten Typs in den Daten des Datenstroms aufgrund eines Paritätsworts konstant hält, das im Datenstrom zu bestimmten, durch eine konstante oder variable Zeitdauer voneinander getrennten Zeitpunkten auftritt. Die Erfindung betrifft insbesondere die Übertragung eines Datenstroms eines Dienstkanals geringen Durchsatzes über den durch die Paritätswörter gebildeten Kanal.
Die Paritätskontrollkodes führen in das übertragene Signal ein Paritätsgesetz ein, dessen Verletzungen aufgrund eines Leitungsfehlers für eine analoge Erfassung geeignet sind, wie dies z.B. in dem US-Patent US-A-4.121.195 beschrieben ist. Sie besteht drin, die durch die Fehler auf lange Sicht in der Gleichstromkomponente des Ausgangssignals eines bistabilen Kreises hervorgerufenen Veränderungen zu erfassen, wobei dieser bistabile Kreis beim Auftreten jedes der bestimmten Zustandstypen der Daten des übertragenen Datenstroms umkippt.
Es ist bereits bekannt, einen Datenstrom geringen Durchsatzes für einen Dienstkanal über den Paritätskanal eines mit einem Paritätskontrollkode übertragenen Datenstroms zu übertragen, und zwar entweder, wie dies in dem US-Patent US- A-4.387.460 beschrieben ist, indem ein übertragener Träger mittels Veränderungen von isolierten und einen gleichmäßigen Abstand aufweisenden Paritätswörtern moduliert wird, wodurch eine periodische Verletzung des Paritätsgesetzes mit einer im Vergleich zur Frequenz des Auftretens der Paritätswörter niedrigen Frequenz hervorgerufen wird, oder, wie dies in dem US- Patent US-A-4.633.464 beschrieben ist, indem die einen gleichmäßigen Abstand aufweisenden isolierten Stellen zur Übertragung einer Übertastung der Daten des Datenstroms geringen Durchsatzes des Dienstkanals verwendet werden. Beide Methoden haben den Nachteil, daß sie die analoge Erfassung der Leitungsfehler behindern, die auf isolierte Verletzungen des Paritätsgesetzes sehr empfindlich reagiert.
Die Erfindung hat zum Ziel, diesen Nachteil zu vermeiden und die analoge Erfassung von Leitungsfehlern während der Übertragung eines Datenstroms geringen Durchsatzes in einem Dienstkanal über den Paritätskanal eines Datenstroms großen Durchsatzes zu ermöglichen, der mit einem Paritätskontrollkode übertragen wird.
Gegenstand der Erfindung ist ein Übertragungsverfahren für einen digitalen Dienstkanal über den Paritätskanal eines mit Paritätskode übertragenen digitalen Datenstroms, wobei Paritätswörter zu spezifischen Zeitpunkten eingefügt werden und die Übertragung durch Modifikationen bestimmter Paritätswörter erfolgt, die das Paritätsgesetz des Paritätskodes verletzen, wobei die Modifikationen an voneinander einen Abstand aufweisenden Gruppen von einer geraden Anzahl von aufeinanderfolgenden Paritätswörtern ausgeführt werden und in dem mit einem Paritätskontrollkode übertragenen Datenstrom Pakete aufeinanderfolgender Verletzungen des Paritätsgesetzes hervorrufen, die die analoge Erfassung von Leitungsfehlern nicht behindern, da sie nicht den Zustand ändern, in dem sich der bistabile Kreis zum Zeitpunkt des Auftretens der nicht modifizierten Paritätswörter befindet.
Die Erfindung hat auch eine Vorrichtung zur Durchführung des oben erwähnten Verfahrens zum Gegenstand.
Andere Kennzeichen und Vorteile der Erfindung gehen aus der nachfolgenden Beschreibung eines Ausführungsbeispiels im Rahmen einer digitalen Verbindung hervor, die einen Paritätskontrollkode vom Typ MB1P1C verwendet. Diese Beschreibung erfolgt anhand der Zeichnungen.
Figur 1 zeigt schematisch einen Schaltkreis zum Einfügen eines digitalen Dienstkanals im Rahmen der Elemente eines Kodierers MB1P1C.
Figur 2 zeigt ein detailliertes Schema eines zum Kodierer nach Figur 1 gehörenden Rechners, der die Parität sowie die digitale Wortsumme berechnet.
Figur 3 zeigt ein Detailschema eines Rechners zur Berechnung der laufenden digitalen Summe und eines Inversionskreises, die zu den Elementen des Kodierers gemäß Figur 1 gehören.
Figur 4 zeigt das Schema eines Formungskreises des digitalen Dienstkanals, der zum in Figur 1 dargestellten Kreis zum Einfügen des Dienstkanals gehört.
Figur 5 zeigt das Schema eines analogen Kreises zur Erfassung von Leitungsfehlern, der die statistischen Eigenschaften eines Paritätskontrollkodes berücksichtigt.
Figur 6 zeigt schematisch einen Schaltkreis zum Abtrennen des im Paritätskanal übertragenen digitalen Dienstkanals im Rahmen der Elemente eines Dekodierers MB1C1P.
Figur 7 zeigt schematisch eine Zeitbasis und einen Schaltkreis zur Wiedergewinnung der Wortsynchronisation, die zum Dekodierer nach Figur 6 gehören.
Figur 8 zeigt den Aufbau des Schaltkreises zum Abtrennen des Datenstroms geringen Durchsatzes gemäß Figur 6.
Das nachfolgend beschriebene Ausführungsbeispiel betrifft das Einfügen eines binären Datenstroms Té geringen Durchsatzes in den Paritätskanal eines binären Datenstroms Te großen Durchsatzes Fe, der im Kode MB1P1C übertragen wird. Dieser Kode sowie der Kodierer und der Dekodierer hierfür sind aus dem französischen Patent FR-A-2.570.905 bekannt.
Der Kode MB1P1C bewirkt eine Kodierung in Blöcken, dergemäß die zu übertragenden Daten durch aufeinanderfolgende Kodewörter verschlüsselt werden, die je von einem Block von M Datenbits gebildet werden, der durch ein Rahmenbit und ein Inversionsbit ergänzt wird, das angibt, ob der Block und sein Rahmenbit invertiert worden sind, um die digitale laufende Summe in Grenzen zu halten, während das Rahmenbit aus einem Paritätsbit besteht, das auch die Gliederung in Worte ermöglicht. Im nachfolgend beschriebenen Beispiel wird für M der Wert 12 gewählt; das Inversionsbit ist per Vereinbarung auf dem logischen Pegel 1, wenn eine Inversion erfolgt ist, und das Rahmenbit hat einen solchen logischen Wert, daß das Kodewort von 14 Bits eine geradzahlige Parität aufweist.
Figur 1 zeigt die Elemente eines Kodierers 12B1P1C, denen die Elemente eines Schaltkreises zur Einfügung der binären Daten eines digitalen Dienstkanals mit einem Durchsatz von 1/16 des Durchsatzes der Kodewörter in den Binärdaten-Paritätskanal zugeordnet wurden.
Der Kodierer 12B1P1C, der am Eingang den isochronen Datenstrom Te mit großem Durchsatz Fe empfängt und am Ausgang einen binären Datenstrom Ts mit einem Ausgangsdurchsatz Fs liefert, der 14/12 mal dem Eingangsdurchsatz Fe entspricht, enthält folgende Elemente:
- eine Zeitbasis 11, die vom ankommenden Datenstrom des Durchsatzes Fe synchronisiert wird und verschiedene Taktsignale liefert,
- einen Demultiplexer 10 am Eingang, der unter Steuerung durch die Zeitbasis 11 den ankommenden binären Datenstrom Te in aufeinanderfolgende Blöcke von zwölf parallelen Bits umformt,
- einen ersten logischen Rechenkreis 15 mit einem Haupteingang 13, der die aufeinanderfolgenden Blöcke von zwölf Bits aus dem Demultiplexer 10 empfängt, und mit einem Hilfseingang 23, der einen Wert p' des modifizierten Paritätsbits empfängt, um den Datenstrom geringen Durchsatzes zu übertragen, wobei dieser Rechenkreis 15 sowohl den normalen Wert p des jedem Block von zwölf an einem Ausgang 17 verfügbaren Bits zugeordneten Paritätsbits als auch den Wert einer digitalen Summe mit Vorzeichen SNM berechnet, der an einem Ausgang 18 verfügbar ist, entsprechend dem aus dem Block von zwölf vom Demultiplexer 10 gelieferten Bits ergänzt um ein Bit mit dem modifizierten Wert p' des Paritätsbits und um ein Inversionsbit C, das auf den logischen Pegel Null voreingestellt ist, um anzuzeigen, daß es sich um einen nicht invertierten Block handelt,
- einen zweiten logischen Rechenkreis 16, der am Eingang die digitale Summe des Wortes SNM, die von dem ersten logischen Rechenkreis 15 geliefert wird, das Ausgangssignal eines Inversionsentscheidungskreises 19 und den Takt mit Fe/12 der aufeinanderfolgenden Blöcke von zwölf Bits vom Ausgang des Demultiplexers 10 empfängt und am Ausgang 20 das Vorzeichen der laufenden digitalen Summe SNC des vom Kodierer erzeugten binären Datenstroms Ts liefert,
- den Inversionsentscheidungskreis 19, der von einem logischen Exklusiv-ODER-Tor mit einem komplementierten und einem nicht komplementierten Ausgang gebildet wird und das Vorzeichen der digitalen Wortsumme mit dem der laufenden digitalen Summe SNC vergleicht,
- einen Inversionskreis 21, der unter Steuerung durch den Inversionsentscheidungskreis 19 den am Ausgang des Demultiplexers 10 verfügbaren Block von zwölf Bits und den modifizierten Wert p' des Paritätsbits umkehrt,
- und einen Multiplexierkreis 22, der das vom Inversionskreis gelieferte Wort von dreizehn Bits sowie das komplementierte Ausgangssignal des Inversionsentscheidungskreises 19 empfängt, das das Inversionsbit bildet, wobei der Multiplexierkreis für die Einfügung des Inversionsbits C und des Paritätsbits P erforderlichen Zeitfenster schafft und den isochronen Datenstrom von kodierten Daten Ts unter Steuerung durch die Zeitbasis 11 ausgibt.
Der Schaltkreis zur Einfügung von Binärdaten Té des digitalen Dienstkanals in den Paritätskanal des kodierten Binärdatenstroms Ts wird in den Elementen des Kodierers in Höhe des ersten logischen Rechenkreises 15 und des Inversionskreises 21 über einen Modulator wirksam, der von einem Exklusiv-ODER-Tor 25 mit zwei Eingängen gebildet wird und an diese beiden Kreise den modifizierten Wert p' des Paritätsbits unter Kontrolle durch den Ausgang 17 des ersten logischen Rechenkreises 15 liefert, der den echten Wert p des Paritätsbits bereitstellt, und unter Kontrolle durch einen Formgebungskreis 24, der gesteuert von der Zeitbasis 11 die binären Daten Té des Dienstkanals jeweils alle sechzehn Kodewörter tastet und abhängig von dieser Tastung einen Impuls mit der Breite von zwei Kodewörtern ausgibt oder nicht.
Figur 2 zeigt im einzelnen den Aufbau des ersten logischen Rechenkreises 15 des Kodierers, wo der Modulator 25 des Schaltkreises zum Einfügen der binären Daten Té des digitalen Dienstkanals eingreift. Dieser Rechenkreis besteht aus einer Kaskadenschaltung von mehreren Binäraddierern. Eine erste Gruppe von vier vollständigen Binäraddierern 150 151, 152, 153 für drei Binärzahlen von je einem Bit empfängt an ihren Eingängen die zwölf parallelen Bits, die vom Demultiplexer 10 geliefert werden. Ein Halbaddierer 154 zur Addition von vier Binärzahlen von je einem Bit liefert nur das Bit geringster Wichtung des Additionsergebnisses und ist mit seinen Eingängen an die Ausgänge der Bits geringster Wichtung der vier Addierer der ersten Addierergruppe angeschlossen und liefert am Ausgang den normalen Wert des Paritätsbits. Eine zweite Gruppe von zwei Volladdierern 155, 156 für zwei binäre Zahlen von je zwei Bits addiert paarweise die von der ersten Gruppe von Addierern gelieferten Zahlen unter Berücksichtigung eines Übertrags der Ordnung Null, der bezüglich eines der Addierer 155 durch einen logische "1"-Pegel an seinen Übertragseingang Ci und bezüglich des anderen Addierers 156 durch einen logischen Pegel Null an seinem Übertragseingang Ci materialisiert wird. Ein letzter Volladdierer 157 für zwei Binärzahlen von je vier Bits addiert die von der zweiten Gruppe von Addierern 155, 156 gelieferten Zahlen unter Berücksichtigung eines Übertrags der Ordnung Null, der vom modifizierten Wert p' des vom Modulator 25 des Schaltkreises zur Einfügung der Binärdaten Té des Dienstkanals stammenden Paritätsbits gebildet wird.
Die Parität des Blocks von zwölf Bits, die am Ausgang des Demultiplexers 10 verfügbar ist, ergibt sich aus der Anzahl von logischen "1"-Werten, die er enthält. Binär entspricht die Parität dem Wert des Bits geringster Wichtung in der Summe der zwölf Bits des Blocks, die als zwölf voneinander unabhängige Binärzahlen von je einem Bit betrachtet werden. Diese Summe erfolgt in zwei Schritten, wobei während des ersten Schritts die erste Gruppe von Addierern 150, 151, 152, 153 vier partielle Summen y&sub0;, y&sub1;, y&sub2;, y&sub3; von jeweils drei Bits dieser zwölf Bits bildet, während im zweiten Schritt der Halbaddierer 154 den Wert des Bits geringster Wichtung der Summe der Bits geringster Wichtung y&sub0;&sub0;, y&sub1;&sub0;, y&sub2;&sub0;, y&sub3;&sub0; der vier Teilsummen berechnet.
Der Halbaddierer 154 kann, wie dargestellt, durch die Kaskadenschaltung von drei logischen Exklusiv-ODER-Toren mit je zwei Eingängen gebildet werden. Er liefert den Wert p des Paritätsbits mit einem logischen Wert 1 oder 0, je nachdem, ob der Block 12 ungeradzahlig oder geradzahlig ist.
Das Wort, das aus dem vom Demultiplexer 10 gelieferten Block aus zwölf Bits und dem normalen Wert p des Paritätsbits P gebildet wird, besitzt eine konstante geradzahlige Parität. Das Wort von 14 Bits, das aus dem vom Demultiplexer 10 gelieferten Block von zwölf Bits, dem Wert p des Paritätsbits und dem Inversionsbit C gebildet wird, welches auf einen vorbestimmten logischen Pegel eingestellt ist, hier gleich 0, hat eine konstante geradzahlige Parität.
Diese Paritätseigenschaft bleibt bei einer Inversion aufgrund der geraden Anzahl von Bits erhalten.
Die digitale Summe des Worts SNM ist vor einer eventuellen Inversion proportional zum Unterschied zwischen der Anzahl von Einsen und Nullen in dem Wort, das aus dem Block von 12 am Ausgang des Multiplexers verfügbaren Bits, den modifizierten Wert P' des Paritätsbits und dem Inversionsbit C gebildet wird.
Es sei α die Anzahl von Einsen, woraus sich die Anzahl von Nullen ergibt zu 14-α. Die numerische Summe des Worts SNM läßt sich ausdrücken durch
SNM = k [α- (14-α)]
= 2 k (α-7)
k ist ein beliebiger Proportionalitätskoeffizient.
Bezeichnet man mit x&sub0;, ... x&sub1;&sub1; die zwölf parallel am Ausgang des Demultiplexers 10 verfügbaren Bits, dann läßt sich die Zahl α durch folgende Gleichung ausdrücken:
Bezeichnet man mit y&sub0;, ... y&sub3; die Teilsummen, die in der ersten Gruppe von Addierern 150, 151, 152 , 153 gebildet werden,
y&sub0; = x&sub0; + x&sub1; + x&sub2;
y&sub1; = x&sub3; + x&sub4; + x&sub5;
y&sub2; = x&sub6; + x&sub7; + x&sub8;
y&sub3; = x&sub9; + x&sub1;&sub0; + x&sub1;&sub1;
dann läßt sich die Zahl α abhängig von den in der ersten Gruppe von Addierern gebildeten Teilsummen durch folgende Gleichung ausdrücken:
α = y&sub0; + y&sub1; + y&sub2; + y&sub3; + C + p'
Bezeichnet man mit z&sub0;, z&sub1; die Teilsummen in der zweiten Gruppe von Addierern 155, 156, deren Übertragseingänge auf dem logischen Pegel 1 bzw. 0 liegen, gebildet werden,
z&sub0; = y&sub0; + y&sub1; + 1
z&sub1; = y&sub2; + y&sub3; + 0
dann läßt sich die Zahl α abhängig von den in der zweiten Gruppe von Addierern gebildeten Teilsummen folgendermaßen ausdrücken:
α= z&sub0; + z&sub1; + C + p' - 1
Bezeichnet man S&sub0; die vom letzten Addierer 157, dessen Übertragseingang den Wert p' des Paritätsbits empfängt, gebildete Summe
S&sub0; = z&sub0; + z&sub1; + p'
dann läßt sich die Zahl α abhängig von S&sub0; durch folgende Gleichung ausdrücken:
α= S&sub0; + C - 1
und somit ergibt sich die digitale Summe des Worts zu:
SNM = 2k(S&sub0; + C - 8)
Berücksichtigt man, daß das Inversionsbit C den logischen Wert 0 hat, wenn es dem Block von zwölf vom Demultiplexer 10 gelieferten Bits und dem modifizierten Wert p des Paritätsbits zugeführt wird, dann läßt sich die digitale Summe des Worts SNM abhängig von der am Ausgang des Addierers 157 verfügbaren Summe S&sub0; durch folgende Gleichung ausdrücken:
SNM = 2 k (S&sub0; - 8)
Die Konstante k kann einfach mit 1/2 angesetzt werden. Die vom Addierer 157 gelieferte Summe S&sub0;, die gleich der Summe der 15 Bits des vom Block von 12 vom Demultiplexer 10 gelieferten Bits, des modifizierten Werts p' des Paritätsbits und der beiden Übertragsbits ist, wird durch vier Bits ausgedrückt. Der Wert der digitalen Summe des Worts SNM ergibt sich, indem der Wert 8 von der Summe S&sub0; abgezogen wird. In einer Binärarithmetik mit vier Ziffern im Zweierkomplement ergibt sich diese Subtraktion durch Hinzufügen von 1000, so daß man davon ausgehen kann, daß die Summe S&sub0; in dieser Arithmetik die digitale Summe des Worts bildet, der ein negatives Vorzeichen zugewiesen ist. Es ist nicht notwendig, sich um dieses negative Vorzeichen zu kümmern, das auch in der Konstante k eingearbeitet sein kann, die dann eben -1/2 lautet.
Figur 3 zeigt im einzelnen den logischen Rechenkreis 16 des Kodierers. Er berücksichtigt die Tatsache, daß die digitale Summe des Worts ihm in einer binären Arithmetik mit vier Ziffern im Zweierkomplement geliefert wird. Der Kreis enthält einen binären Volladdierer 160 für zwei Binärzahlen von je vier Bits, dessen Ausgang an einen Eingang über Parallelregister 161 zurückgeschleift ist, die im Rhythmus Fe/12 des Auftretens der Blöcke von 12 Bits am Ausgang des Demultiplexers 10 aufgrund eines von der Zeitbasis 11 kommenden Taktsignals geladen werden. Der verbleibende Eingang des Addierers 160 ist mit dem Ausgang des ersten logischen Rechenkreises, der die Summe S&sub0; liefert, über einen Vorzeichenmultiplizierer verbunden, der vom Inversionsentscheidungskreis 19 gesteuert wird und aus einer Gruppe von vier logischen Exklusiv-NICHT- ODER-Toren 162, 163, 164, 165 besteht. Dieser Vorzeichenmultiplizierer bildet aufgrund eines Befehls vom Entscheidungskreis 19 das Einserkomplement der vom ersten logischen Rechenkreis gelieferten Summe S&sub0; oder auch nicht. Bei jeder Einserkomplementierung der Summe S&sub0; wird ein logischer Pegel 1 an den Übertragseingang des Addierers angelegt, um die Summe in ein Zweierkomplement umzuwandeln und somit eine Vorzeicheninversion durchzuführen.
Es ist zu bemerken, daß man den Addierer 160 auf sich selbst zurückschleifen kann aufgrund des gewählten Kodierprinzips, das dazu führt, daß eine laufende digitale Summe SNC, die ursprünglich auf Null gesetzt war, im Variationsbereich der digitalen Summe des Werts SNM bleibt.
Figur 3 zeigt auch das logische Exklusiv-ODER-Tor mit zwei Eingängen des Inversionsentscheidungskreises 19, der einen normalen Ausgang 190 und einen invertierten Ausgang 191 besitzt. Einer der Eingänge dieses logischen Tors ist an das Vorzeichenbit S&sub0;&sub4; (Bit höchster Wichtung) der Summe S&sub0; angeschlossen, die vom ersten logischen Rechenkreis 15 geliefert wird, während der andere Eingang an denjenigen Ausgang der Parallelregister 161 angeschlossen ist, der dem Bit höchster Wichtung des Addierers 160 zugeordnet ist. Der normale Ausgang 190 liefert das Inversionssteuersignal C, das die logischen Exklusiv-ODER-NICHT-Tore 162, 163, 164, 165 steuert, die die Einserkomplementierung der Summe S&sub0; bewirken, während der komplementäre Ausgang 191 an den Übertragseingang des Addierers 160 angeschlossen ist.
Wenn die digitale Summe des Worts SNM dasselbe Vorzeichen wie die laufende digitale Summe SNC aufweist und wenn eine Inversion des vom Demultiplexer 10 gelieferten Blocks von 12 Bits und des modifizierten Werts p' des Paritätsbits durchgeführt werden soll, dann empfängt das logisch Exklusiv-ODER- Tor 19 dieselben logischen Pegel an seinen beiden Eingängen. Es liefert somit an seinem normalen Ausgang 190 einen logischen Pegel 0, der die logischen Tore 162, 163, 164, 165 zu Invertern für die Summe S&sub0; (Komplement zu 1) macht, während am Komplementausgang 191 ein logischer Pegel 1 anliegt, der an den Übertragseingang des Addierers 160 gelangt und das Einserkomplement der Summe S&sub0; in ein Zweierkomplement umwandelt und so eine Subtraktionsoperation steuert. Wenn die digitale Summe des Worts SNM ein anderes Vorzeichen als die digitale laufende Summe SNC aufweist und wenn der vom Demultiplexer 10 gelieferte Block von 12 Bits und der modifizierte Wert p' des Paritätsbits P nicht invertiert werden sollen, dann empfängt das logische Exklusiv-ODER-Tor 19 unterschiedliche logische Pegel an seinen beiden Eingängen. Es liefert somit einen logischen Pegel 1 an seinem normalen Ausgang, wodurch die logischen Tore 162, 163, 164 und 165 für die Summe S&sub0; transparent werden, und einen logischen Pegel 0 an seinem Komplementärausgang 191, wodurch eine Additionsoperation bewirkt wird.
Figur 3 zeigt auch den Inversionsschaltkreis 21, der aus einer Gruppe von dreizehn logischen Exklusiv-ODER-NICHT- Toren mit je zwei Eingängen gebildet wird, wobei jeweils ein Eingang an den Ausgang 190 des den Inversions-Entscheidungskreis bildenden logischen Tors 19 angeschlossen ist und der jeweils andere Eingang eines der zwölf vom Demultiplexer 10 gelieferten Bits des Blocks bzw. den modifizierten Wert p' des vom ersten logischen Rechenkreis 15 gelieferten Paritätsbits empfängt. Gegenüber dem vom Demultiplexer 10 gelieferten Block von zwölf Bits und dem modifizierten Wert p' des Paritätsbits verhält sich diese Gruppe von dreizehn logischen Toren wie ein Inverterkreis oder als transparenter Kreis, je nachdem, ob vom Inversionsentscheidungskreis 19 ein logischer Pegel 0 oder 1 kommt.
Figur 4 zeigt den Formungskreis 24 des Schaltkreises zur Einfügung der binären Daten Té des digitalen Dienstkanals in den Paritätskanal. Dieser Kreis enthält am Eingang einen Tastkreis 30, der die binären Daten Té alle sechzehn Kodewörter für die Dauer eines halben Kodeworts tastet, gefolgt von einem Schaltkreis 31 zum Kalibrieren und Resynchronisieren der Impulse, der jede Tastprobe mit dem logischen Pegel 1 in einen Impuls umwandelt, der die Dauer eines Kodeworts hat, und schließlich gefolgt von einem Schaltkreis 33 zur Verdopplung der Dauer, durch den diese Impulse die Dauer von zwei Kodewörtern erhalten.
Der Tastkreis 30 enthält eingangsseitig ein logisches UND-Tor 33 mit sechs Eingängen, wobei ein Eingang die Binärdaten Té und die anderen das von der Zeitbasis 11 stammende Taktsignal der Frequenz Fe 12, das das Auftreten der Blocks von 12 Bits am Ausgang des Multiplexers 10 oder der Kodewörter am Ausgang des Demultiplexers 22 taktet, bzw. die Ausgangssignale der verschiedenen Stufen eines Teilerzählers 34 durch 16 empfangen, der mit dem gleichen Taktsignal Fe/12 inkrementiert wird.
Der Schaltkreis zum Kalibrieren und Resynchronisieren der Impulse 31 enthält zwei Pufferregisterstufen vom D-Typ 35 und 36. Die erste Pufferregisterstufe 35 ist mit ihrem Takteingang an den Ausgang des logischen Tores 33 und mit ihrem D-Eingang an einen logischen Pegel 1 angeschlossen, während der Nullsetzungseingang mit dem Ausgang Q über eine zweite Pufferregisterstufe 36 verbunden ist, die an die erste Stufe über ihren Eingang D angeschlossen ist und vom Taktsignal Fe/12 getaktet wird. Die erste Registerstufe 35 gelangt am Ende jedes Kodeworts in die Nullstellung, wenn sie nicht schon dort war, während die zweite Registerstufe die Stellung der ersten am Ende des Kodeworts für die Dauer des nächstfolgenden Kodeworts kopiert.
Der Schaltkreis 32 zum Verdoppeln der Dauer enthält eine Registerstufe 37 vom D-Typ, deren D-Eingang an den Q-Ausgang des zweiten Pufferregisters 36 des Schaltkreises zum Kalibrieren und Resynchronisieren der Impulse 31 angeschlossen ist und das vom Taktsignal Fe/12 getaktet ist. Außerdem enthält dieser Kreis 32 ein logisches ODER-Tor 38 mit zwei Eingängen, die an den D-Eingang und an den Q-Ausgang der Registerstufe 37 vom D-Typ angeschlossen sind. Jeder ein Kodewort lange Impuls, der vom Schaltkreis zum Kalibrieren und Resynchronisieren 31 erzeugt wurde, wird von dem logischen Tor 38 übertragen und auf die Dauer des nächsten Kodeworts aufgrund einer Speicherung im Register 37 vom D-Typ verlängert.
Liegt ein Binärwert 0 auf dem digitalen Dienstkanal vor, dann erzeugt der Tastkreis 30 keinen Impuls für den Schaltkreis zum Kalibrieren und Resynchronisieren 31. Der Verdopplerkreis 32 behält seinen logischen Zustand 0 bei und veranlaßt den Modulator 25, einen modifizierten Wert p' des Paritätsbits gleich dem tatsächlichen Wert p des Paritätsbits auszugeben. Alles läuft, als gäbe es den Schaltkreis zum Einfügen von Binärdaten Té des digitalen Dienstkanals nicht, und die am Ausgang des Kodierers verfügbaren Kodewörter im Datenstrom Ts besitzen alle gerade Parität.
Ein logischer Zustand 1 verlängert sich im digitalen Dienstkanal auf eine Dauer von 16 aufeinanderfolgende Kodewörter. Dann wird für die Dauer der Aussendung von 16 darauffolgenden Kodewörtern vom Tastkreis 30 ein Impuls einer Dauer ausgegeben, die der des halben Kodeworts entspricht. Dieser Impuls wird vom Schaltkreis 31 zum Kalibrieren und Resynchronisieren und vom Verdopplungskreis 32 bearbeitet, um mit der Aussendedauer von zwei von 16 Kodewörtern zusammenzufallen und um über den Modulator 25 die Komplementierung des diesen beiden Kodewörtern entsprechenden Paritätsbits herbeizuführen. Auf diese Weise werden in den 16 vom Kodierer im binären Datenstrom Ts während des Auftretens eines logischen Zustands 1 im digitalen Dienstkanal ausgesandten Kodewörtern zwei aufeinanderfolgende Kodewörter mit einer nicht normalen, ungeraden Parität ausgesandt, die das Paritätsgesetz verletzt, während die 14 anderen mit normaler geradzahliger Parität ausgesandt werden.
Figur 5 zeigt im einzelnen einen analogen Kreis zur Erfassung von Leitungsfehlern, der auf Paritätsgesetzverletzungen anspricht. Er enthält ein logisches UND-Tor mit zwei Eingängen 50, denen der von der Leitung kommende digitale Datenstrom Ts aufgrund der vorhergehenden Kodierung 12B1C1P und das Leitungstaktsignal Fs zugeführt werden, und das von einem bistabilen Kreis 51 gefolgt ist, dessen Ausgang an einen Schwellwertkomparator 52 über ein Tiefpaßfilter 53 angeschlossen ist.
Bei jedem Binärwert 1 im Datenstrom Ts erzeugt das UND-Tor 50 einen Impuls, der auf das Elementarzeitintervall resynchronisiert ist und zur Umschaltung des bistabilen Kreises 51 verwendet wird.
Da die Kodewörter stets geradzahlig sind, wenn keine Verletzung des Paritätsgesetzes vorliegt, befindet sich der bistabile Kreis 51 stets im selben Ausgangszustand nach Durchgang des Paritätsbits jedes Kodeworts, während in allen anderen Stellen des Kodeworts dieser Kreis keinen bevorzugten Zustand einnimmt. Bei einer großen Zahl von Elementarzeitintervallen ist der vom bistabilen Kreis 51 beim Durchgang der Paritätsbits vorliegende Ausgangszustand überwiegend und beeinflußt durch seinen Wert 0 oder 1 den Pegel der Gleichstromkomponente des Ausgangssignals dieses bistabilen Kreises 52.
Das Tiefpaßfilter 53 entnimmt die Gleichstromkomponente aus dem Ausgangssignal des bistabilen Kreises 51, während der Schwellwertkomparator 52 den Pegel dieser Komponente mit einem Schwellwert zwischen den beiden von der Komponente des Ausgangssignals des bistabilen Kreises 51 eingenommenen Pegeln vergleicht, je nachdem, ob sein Ausgang sich beim Durchgang der Paritätsbits auf dem logischen Pegel 0 oder 1 befindet.
Bei einer isolierten Verletzung des Paritätsgesetzes ändert der bistabile Kreis 51 seinen Zustand beim Durchgang der Paritätsbits, was auf Dauer zu einer Veränderung des Pegels der Gleichstromkomponente seines Ausgangssignals führt, die dann vom Schwellwertkomparator 52 erfaßt wird.
Liegen zwei aufeinanderfolgende Verletzungen des Paritätsgesetzes vor, dann ändert der bistabile Kreis 51 zweimal seinen Ausgangszustand beim Durchgang der beiden falschen Paritätsbitwerte, so daß er sich beim Durchgang der nächstfolgenden Paritätsbits im selben Ausgangszustand befindet wie beim Durchgang der Paritätsbits, die vor der Verletzung des Paritätsgesetzes aufgetreten sind. Daher hat der Pegel der Gleichstromkomponente des Ausgangssignals nicht die Zeit, um sich so stark zu entwickeln, daß der Schwellwertkomparator 52 eine Änderung feststellt.
Allgemein gesehen ergibt sich, daß der analoge Erfassungskreis auf Leitungsfehler anspricht, die isolierte Verletzungen des Paritätsgesetzes oder eine ungerade Anzahl von Verletzungen hervorrufen, aber er ist unempfindlich gegenüber Fehlern, die zwei aufeinanderfolgende, aber ansonsten isolierte Verletzungen des Paritätsgesetzes hervorrufen.
Die Übertragung einer 1 im digitalen Dienstkanal während des Paritätskanals des digitalen Datenstroms Ts führt zu einer Verletzung des Paritätsgesetzes in zwei aufeinanderfolgenden Kodewörtern aus 16, die vom analogen Erfassungskreis nicht wahrgenommen werden. Diese zwei aufeinanderfolgenden Verletzungen verringern höchstens im ungünstigsten Fall (alle Binärdaten des Datenstroms Té mit geringem Durchsatz weisen den logischen Pegel 1 auf) um 1/8 den Anteil der überwiegenden Zustände im Ausgangssignal des bistabilen Kreises, was durchaus mit den heute gültigen Schwellwertbereichen kompatibel ist.
Figur 6 zeigt ein Blockdiagramm eines Dekodierers 12B1P1C, mit dem der ursprüngliche Datenstrom Te mit großem Durchsatz aus dem übertragenen Datenstrom Ts wiedergewonnen werden kann und der einem Schaltkreis zur Entnahme des Dienstkanals aus dem Paritätskanal zugeordnet ist, um den binären Datenstrom Té mit geringem Durchsatz auszugeben.
Der Dekodierer besitzt am Eingang eine Zeitbasis, die die elementaren Zeitintervalle des ankommenden binären Datenstroms Ts wiedergewinnt und verschiedene Taktsignale erzeugt, unter anderen ein Worttaktimpulssignal Hm, das mit der bei der Kodierung verwendeten Gliederung in Worte zu 14 Bits synchronisiert ist, und ein Bittaktimpulssignal He, das den Rhythmus des dekodierten Binärdatenstroms Te mit großem Durchsatz angibt. Außerdem besitzt der Dekodierer einen Multiplexer 41, der von der Zeitbasis 40 adressiert wird und vom Worttaktsignal Hm dieser Zeitbasis synchronisiert ist. Er wandelt den ankommenden Datenstrom Ts in aufeinanderfolgende Worte von 14 parallelen Bits gemäß derselben Gliederung um, wie sie bei der Kodierung verwendet wurde. Dem Demultiplexer 41 folgt ein Inverterkreis 42, der den einem Block von zwölf bei der Kodierung verwendeten Bits entsprechenden Teil jedes Worts komplementiert oder nicht, je nach dem Wert des Inversionsbits C, das durch seine Lage im Wort definiert ist. Dann folgt ein Multiplexer 43, der von der Zeitbasis 40 adressiert wird und durch das Bittaktsignal He dieser Zeitbasis synchronisiert wird. Er wandelt die aufeinanderfolgenden Blöcke von zwölf vom Inverterkreis 42 kommenden Bits in einen dekodierten synchronen Datenstrom Te um. Ein Schaltkreis zur Wiedergewinnung des Worttakts 44 vervollständigt den Dekodierer. Er ist einem Schaltkreis zur Abtrennung des Dienstkanals 46 aus dem Paritätskanal zugeordnet, der den binären Datenstrom Té mit geringem Durchsatz liefert, und er wirkt auf die Zeitbasis 40 durch Zyklussprung ein und führt eine Kontrolle der Parität der vom Demultiplexer 41 gelieferten Wörter durch, ohne Berücksichtigung der Paritätsverletzungen, die vom Schaltkreis zur Entnahme des Dienstkanals 46 aufgrund der Übertragung des binären Datenstroms Té mit geringem Durchsatz gemeldet wurden.
Die Zeitbasis 40 und der Schaltkreis zur Wiedergewinnung des Worttakts 44 sind im einzelnen in Figur 7 dargestellt. Die Zeitbasis enthält am Eingang einen Oszillator 400, der auf die Übergänge des ankommenden Binärdatenstroms Ts abgestimmt ist und ein Taktsignal Hs mit einer Frequenz entsprechend dem ankommenden Binärstrom Ts liefert. Diesem Oszillator 400 folgt ein Zyklussprungschaltkreis 401 und ein Teiler 402 durch 14, der einerseits die Adressierung des Demultiplexers 41 bewirkt und andererseits ein symmetrisches Rechteck- Worttaktsignal Hm liefert, dessen Frequenz dem Folgetakt der Wörter aus 14 bei der Kodierung verwendeten Bits entspricht, wobei die Vorderflanken die Wörterwechsel am Ausgang des Demultiplexers 41 takten. Ein Frequenzmultiplizierglied 404 mit dem Faktor zwölf erzeugt ein Signal, dessen Frequenz Fe dem dekodierten Datenstrom Te entspricht und dessen Vorderflanken in Bittaktimpulse He von einem Impulsgenerator 405 umgewandelt werden. Ein Teiler 406 durch zwölf, der dem Multiplizierglied 404 nachgeschaltet ist, liefert die Adressensteuerung des Multiplexers 43.
Der Zyklussprungkreis 401 kann auf Wunsch einen Zyklus des Oszillators 400 überspringen, z.B. in Form eines logischen UND-Tors, und so die Worttaktimpulse Hm um die Dauer einer empfangenen Dateneinheit verzögern. Dadurch können die relativen Stellungen der Daten in der Gliederung in vierzehn Bits pro Wort verändert werden, bis die richtige Gliederung erreicht ist.
Der Schaltkreis zur Wiedergewinnung der Wortsynchronisation 44 enthält einen Schaltkreis zur Erfassung der Verletzung des Paritätsgesetzes, bestehend aus einem Paritätsrechenkreis 440, der die vierzehn am Ausgang des Demultiplexers 41 verfügbaren parallelen Bits empfängt, einem Schaltkreis zur Quantifizierung der Fehler und einem Steuerschaltkreis für die Resynchronisation.
Der Schaltkreis zur Berechnung der Parität 440 ist nicht im einzelnen dargestellt, da er einen bekannten Aufbau besitzt. Er besteht beispielsweise aus einer Kaskade von Exklusiv-ODER-Toren und liefert ein Binärsignal mit dem logischen Pegel 0 bei einer geradzahligen Parität eines Worts von vierzehn Bit, und einen logischen Pegel 1 im entgegengesetzten Fall. Diesem Schaltkreis folgt ein getasteter Lesekreis bestehend aus einer Kippstufe 441 vom D-Typ und einem logischen UND-Tor 443. Die Kippstufe 441 vom D-Typ wird vom Worttaktsignal Hm getaktet und ist mit ihrem D-Eingang an den Ausgang des Paritätsrechenkreises 440 angeschlossen. Die beiden Eingänge des logischen UND-Tors 443 empfangen das Worttaktsignal Hm bzw. das Signal vom Ausgang Q der Kippstufe 441. Dieses UND- Tor erzeugt bei einer Paritätsverletzung einen Impuls Lv einer kalibrierten Breite, der mit einem Impuls des Taktsignals Hm in jedem Kodewort von vierzehn Bits zusammenfällt, für das der Paritätsrechenkreis 440 eine ungeradzahlige Parität gefunden hat. Dieser Impuls ist für den Kreis zum Abtrennen des Dienstkanals 46 bestimmt, der später erläutert wird.
Der Schaltkreis zur Quantifizierung der Fehler empfängt vom Schaltkreis zum Abtrennen des Dienstkanals 46 einen Zählimpuls für Paritätsfehler Cv und reagiert, wenn die Anzahl von Paritätsfehlern eine vorgegebene ganze Zahl n in N aufeinanderfolgenden Wörtern von vierzehn vom Demultiplexer 42 gelieferten Bits übersteigt. Am Eingang besitzt dieser Schaltkreis einen voreinstellbaren Rückwärtszähler 442 modulo n, der an seinem Rückwärtszähleingang die Zählimpulse der Paritätsfehler Cv empfängt und an einem Stelleingang auf n einen Worttaktimpuls Hm, der aus jeweils N Wörtern im Worttaktsignal Hm über ein logisches UND-Tor 444 mit zwei Eingängen ausgewählt wird, die vom Worttaktsignal Hm und vom Ausgangssignal eines Teilers durch N 445 angesteuert werden, der vom Worttaktsignal Hm getaktet wird. Dieser Rückwärtszähler 442 modulo n liefert am Ausgang ein Binärsignal, das normalerweise den logischen Pegel 0 hat und auf den logischen Pegel 1 übergeht, sobald beim Rückwärtszählen der Wert 0 erreicht ist. Diesem Zähler ist eine Kippstufe 446 vom D-Typ nachgeschaltet, die ihren Ausgangszustand vor jeder Neueinstellung speichert, sowie ein Impulsgenerator 447, der bei jedem Nulldurchgang einen positiven Impuls zur Steuerung des Zyklussprungkreises 401 der Zeitbasis 40 liefert, derart, daß ein Zyklus des Oszillators 400 übersprungen wird, um das Worttaktsignal Hm, das die Gliederung in Wörter zu vierzehn Bits bestimmt, um die Dauer eines Zeitintervalls des ankommenden Datenstroms Ts zu verzögern.
Der Steuerkreis zur Resynchronisation steuert über ein logisches UND-Tor 454 die Übertragung der Impulse des Impulsgenerators 447, derart, daß nur im Fall eines Synchronisationsverlusts, der angenommen wird, wenn mehr als n Paritätsfehler-Zählimpulse Cv in δ aufeinanderfolgenden Gruppen von N Wörtern zu je vierzehn vom Demultiplexer 41 gelieferten Bits aufgetreten sind. Dieser Resynchronisations-Steuerkreis enthält eine Kippstufe 448 vom D-Typ, die als Teiler durch 2 geschaltet ist und an ihrem Ausgang Q ein Binärsignal betreffend den Synchronisationsverlust Sp mit dem logischen Pegel 1 im Fall eines Synchronisationsverlusts und mit dem logischen Pegel 0 im entgegengesetzten Fall liefert. Dieses Signal wird für die Steuerung des logischen UND-Tors 454 verwendet und wird auch an den Schaltkreis zur Abtrennung des Dienstkanals 46 übertragen. Diese Kippstufe 448 vom D-Typ empfängt ihr Taktsignal von einem voreinstellbaren Rückwärtszähler 449 modulo δ mit zwei zweistufigen Wählern 450 und 451, die vor den Rückwärtszähl- und Voreinstelleingängen 452 und 453 liegen.
Der erste Wähler 450 ist als Umschalter vor die Rückwärtszähleingänge 452 und die Voreinstelleingänge 453 des Rückwärtszählers 449 geschaltet. Er wird vom Signal Sp betreffend den Synchronisationsverlust gesteuert, das am Ausgang der Kippstufe 448 vom D-Typ verfügbar ist. Der zweite Wähler 451 ist als Unterbrecher geschaltet und kann exklusiv an eine seiner Stufen die Worttaktimpulse Hm anlegen, die von dem logischen UND-Tor 444 alle N Worte ausgewählt wurden. Er wird vom Ausgang Q der Kippstufe 446 vom D-Typ gesteuert, die die Nulldurchgänge des Rückwärtszählers 442 modulo n speichert.
Der Rückwärtszähler 449 erzeugt am Ausgang einen logischen Pegel 0, der auf den logischen Pegel 1 übergeht, wenn er rückwärtszählend den Zählwert 0 erreicht, wobei dieser Übergang eine Zustandsänderung der Kippstufe 448 vom D-Typ auslöst, wodurch das Synchronisationsverlustsignal Sp erzeugt wird.
Ein logischer Pegel 0 dieses Synchronisationsverlustsignals Sp entspricht einer Verriegelung der Wortsynchronisation, sperrt das logische Tor 454, um jeden Zyklussprung in der Zeitbasis 40 zu verhindern, und adressiert den ersten Wähler 450 so, daß er in Verbindung mit dem zweiten Wähler 451 die Worttaktimpulse Hm, die nach je N aufeinanderfolgenden Wörtern vom logischen Tor 444 geliefert werden, entweder zum Rückwärtszähleingang 452 lenkt, wenn sie Gruppen von N Wörtern entsprechen, für die mehr als n Paritätsfehlerzählimpulse Cv in jeder Gruppe gezählt wurden, oder zum Setzeingang 453 auf δ, wenn sie Gruppen von N Wörtern entsprechen, bei denen keines zu mehr als n Paritätsfehlerzählimpulsen Cv geführt hat.
Ein logischer Pegel 1 des Synchronisationsverlustsignals S gibt einen Wortsynchronisations-Wiedergewinnungsprozeß im Anschluß an einen Verriegelungsverlust wieder, öffnet das logische Tor 454, um Zyklussprünge in der Zeitbasis 40 zu bewirken, und steuert die Adressierung des ersten Wählers 450 so, daß er in Verbindung mit dem zweiten Wähler 451 die Worttaktimpulse Hm, die nach jeweils N aufeinanderfolgenden Wörtern vom logischen Tor 444 geliefert werden, entweder zum Rückwärtszähleingang 452 lenkt, wenn sie Gruppen von N Wörtern entsprechen, von denen keines zu mehr als n Paritätsfehlerzählimpulsen Cv geführt hat, oder zum Setzeingang 453 auf δ, wenn sie Gruppen von N Wörtern entsprechen, für die mehr als n Paritätsfehlerzählimpulse Cv registriert wurden.
Die Wahl der ganzen Zahlen n, N, δ erfolgt so, daß Parameter wie die Unverletzbarkeit bei Leitungsfehlern (Intervall zwischen falschen Wortsynchronisationsverlustmeldungen aufgrund von Leitungsfehlern), Wahrscheinlichkeit einer falschen Wortsynchronisations-Wiedergewinnung, Zeitdauer für die Wiedergewinnung der Wortsynchronisation optimisiert werden.
Figur 8 zeigt den Schaltkreis 46 zur Abtrennung des Dienstkanals. Er besitzt am Eingang einen Weichenkreis 60, der je nachdem, ob die Wortsynchronisation des Detektors verlorengegangen oder verriegelt ist, die Paritätsverletzungsimpulse Lv entweder direkt an den Ausgang über ein logisches ODER-Tor 65, das sie an den Wortsynchronisationskreis 44 in Form von Paritätsfehlerzählimpulsen Cv zurückschickt, oder an einen Diskriminator anlegt, der die Paritätsverletzungsimpulse Lv als Paritätsverletzungen erkennt, die durch die Übertragung des Datenstroms Té des Dienstkanals mit geringem Durchsatz verursacht wurden. Dieser Diskriminator wird von einem Zähler 70 modulo 2 gebildet, der einem Schaltkreis 75 zur Begrenzung des Zählfensters zugeordnet ist. Der Diskriminator besitzt einen ersten Ausgang 66 zur Anzeige der Erfassung von Paritätsverletzungen in isolierten Kodewörtern und einen zweiten Ausgang 67 zur Meldung der Erfassung von Paritätsverletzungen in zwei aufeinanderfolgenden Kodewörtern. Der erste Ausgang 66 des Kodediskriminators führt zu einem Regenerierkreis 80, der jede Meldung über Paritätsverletzungen in einem isolierten Kodewort in einen Zählimpulse für Paritätsfehler umwandelt, der dem logischen ODER-Tor 65 zugeführt wird, während der zweite Ausgang 67 des Diskriminators zu einem Dienstkanallesekreis 85 führt, der von einem Dienstkanalresynchronisationskreis 90 getaktet wird, welcher die Meldungen über Paritätsverletzungen in zwei aufeinanderfolgenden Kodewörtern als Datenwert mit dem logischen Pegel 1 im Datenstrom Té mit geringem Durchsatz interpretiert.
Der Weichenkreis 60 enthält zwei logischen NICHT- ODER-Toren 61 und 62 mit je zwei Eingängen, denen die Impulse betreffend Paritätsverletzungen Lv in durch ein Inverter 63 komplementierter Form zugeführt werden und die mithilfe eines das Synchronisationsverlustsignal Sp empfangenden Tors 64 gegensinnig gesteuert werden, wobei dieses Tor einen invertierenden und einen nicht invertierenden Ausgang besitzt.
Bei einem Wortsynchronisationsverlust werden die Impulse Lv, die Paritätsverletzungen melden, an den Ausgang als Paritätsfehlerzählimpulse Cv aufgrund des logischen Pegels 1 im Synchronisationsverlustsignal Sp zurückgeführt. Dieses Signal sperrt das logische Tor 62 und entsperrt durch seinen komplementären Ausgang das logische Tor 61.
Alle Paritätsverletzungen werden somit als Fehler betrachtet und zum Schaltkreis zur Wiedergewinnung der Wortsynchronisation 44 zurückgesandt, um die erneute Synchronisation zu bewirken.
Im Fall der Verriegelung der Wortsynchronisation werden die Paritätsverletzungsimpulse Lv sowohl an den modulo-2- Zähler 70 als auch an den Schaltkreis zur Begrenzung des Zählfensters 75 des Diskriminators angelegt, und die unmittelbare Rückführung an den Ausgang wird aufgrund des logischen Pegels 0 des Synchronisationsverlustsignals Sp gesperrt, das das logische Tor 62 öffnet und durch seinen komplementären Ausgang das logische Tor 61 sperrt.
Der Zähler 70 modulo-2 besteht aus einer Kippstufe 71 vom D-Typ, die als Teiler durch 2 geschaltet ist und vom Schaltkreis zur Begrenzung des Zählfensters 75 gesteuert wird. Ein Takteingang ist an den Ausgang des logischen Tors 62 des Weichenkreises 60 über einen eine Verzögerung τ1 einführenden Schaltkreis 72 angeschlossen.
Der Schaltkreis zur Begrenzung des Zählfensters 75 enthält zwei Kippstufen 73, 74 vom D-Typ, die als Schieberegister geschaltet sind, wobei die erste Kippstufe mit ihrem Eingang D an dem logische Pegel 1 liegt und vom Worttaktsignal Hm getaktet wird, das von einem Tor 68 mit einem invertierenden und einem nicht invertierenden Ausgang geliefert wird. Die beiden Kippstufen werden über ein logisches ODER-Tor 76 auf Null gesetzt, von dem ein Eingang an den Ausgang der zweiten Kippstufe 74 vom D-Typ und der andere an den Ausgang eines logischen NICHT-ODER-Tors 77 angeschlossen ist. Dieses Tor hat zwei Eingänge, von denen einer direkt an den Ausgang Q der ersten Kippstufe 73 vom D-Typ und der andere über eine eine Verzögerung τ2 einführenden Kreis 78 an den Ausgang des logischen Tors 62 im Weichenkreis 60 angeschlossen ist.
Die erste Kippstufe 73 speichert den Schaltzustand des Schaltkreises zur Begrenzung des Zählfensters 75, während die zweite Kippstufe 74 das Ende eines Zählfensters in Form eines Impulses an seinem Ausgang Q meldet. Die Anordnung der logischen Tore 76 und 77, die die Nullsetzung der Kippstufen 73, 74 steuern, führt auch zur Rücksetzung der Kippstufe 71 des Zählers 70 modulo-2 auf 1. Damit ist es möglich, entweder den Schaltkreis zur Begrenzung des Zählfensters 75 und den Zähler 70 modulo-2 in Ruhestellung zu halten, wenn sie sich bereits in Ruhestellung befinden und kein Paritätsverletzugsimpuls am Ausgang des logischen Tors 62 des Weichenkreises 60 erscheint, oder sie wieder in Ruhestellung zu bringen, wenn das Zählfenster zu Ende geht.
Der Verzögerungskreis 78 gewährleistet beim Auftreten eines Paritätsverletzungsimpulses, der den Schaltkreis zur Begrenzung des Zählfensters 75 und den Zähler 70 modulo-2 auslöst, daß dieser Impuls in Höhe des logischen Tors 77 soweit verlängert wird, bis eine Anstiegsflanke eines Taktsignals Hm auftritt, die den Übergang des Ausgangs Q der ersten Kippstufe 73 in den logischen Zustand 1 hervorruft. Die dadurch eingeführte Verzögerung τ2 ist geringer als die Verzögerung τ1, die vom Verzögerungskreis 72 eingeführt wird, damit ein Paritätsverletzugsimpuls, der den Schaltkreis zur Begrenzung des Zählfensters 75 ausgelöst und die Kippstufe 71 des Zählers 70 modulo-2 freigegeben hat, auch eine Zustandswechsel dieser Kippstufe herbeiführt.
Liegt kein Paritätsverletzungsimpuls vor am Ausgang des logischen Tors 62 des Weichenkreises 60 während einer Dauer, die größer als die eines Kodeworts ist, dann fällt der Schaltkreis zur Begrenzung des Zählfensters 75 in die Ruhestellung, wenn er nicht schon dort war, und blockiert den Zähler 70 modulo-2 im logischen Zustand 1.
Beim Auftreten eines Paritätsverletzungsimpulses am Ausgang des logischen Tors 62 des Weichenkreises 60 schaltet sich der Schaltkreis zur Begrenzung des Zählfensters 75, der in Ruhestellung war, ein, gibt den Zähler 70 modulo-2 frei, dessen Ausgang auf den logischen Pegel 0 übergeht, bleibt für die Dauer des nächsten Kodeworts eingeschaltet und erzeugt dann einen Zählfensterendeimpuls, ehe er in die Ruhestellung gelangt und erneut den Zähler 70 modulo-2 im logischen Zustand 1 blockiert.
Während der Schaltkreis zur Begrenzung des Zählfensters 75 eingeschaltet ist, bleibt der Zähler 70 modulo-2, der in den logischen Zustand 0 übergegangen ist, in diesem Zustand, wenn nicht ein zweiter Paritätsverletzungsimpuls, der während der Dauer des dem ersten folgenden Kodeworts auftritt, vorzeitig diesen modulo-2 Zähler in den Zustand 1 zurücksetzt.
Der Schaltkreis zur Impulsregenerierung 80 enthält eine erste Kippstufe 81 vom D-Typ, dessen Eingang D an den Ausgang der Kippstufe 71 des modulo-2-Zählers 70 angeschlossen ist und dessen Takteingang mit dem Ausgang Q der zweiten Kippstufe 74 des Schaltkreises zur Begrenzung des Zählfensters 75 verbunden ist. Außerdem enthält der Schaltkreis 80 eine zweite Kippstufe 82, deren Eingang D mit dem Ausgang Q der ersten Kippstufe 81 und deren Takteingang mit dem invertierten Ausgang des Tors 68 verbunden ist, das das Worttaktsignal in komplementierter Form liefert. Der Ausgang Q dieser zweiten Kippstufe 82 ist mit einem Eingang des logischen ODER-Tors 65 verbunden und steuert einen Nullsetzungseingang der ersten Kippstufe 81.
Diese erste Kippstufe 81 tastet den Ausgangszustand des modulo-2 Zählers 70 am Ende jedes durch den Ausgangsimpuls der Kippstufe 74 bezeichneten Zählfensters, und zwar mit einer geringen Verzögerung bezüglich der Anstiegsflanke des Worttaktsignals Hm aufgrund der Schaltzeit der Kippstufe 74. Der Ausgang Q der Kippstufe 81 gelangt zum logischen Pegel 1 jedesmal, wenn der modulo-2-Zähler 70 am Ende des Zählfensters im logischen Zustand 0 ist und dadurch einen Paritätsverletzungsimpuls bezüglich eines isolierten Kodeworts meldet, der nur auf einem Übertragungsfehler beruhen kann. Die zweite Kippstufe 82 tastet den Zustand des Ausgangs Q der ersten Kippstufe 81 in einem zweiten Teil der Perioden jedes Kodeworts ab. Wenn sie eine logischen Zustand 1 am Ausgang der ersten Kippstufe 81 vorfindet, setzt sie diese wieder auf Null und erzeugt eine kalibrierten Paritätsfehler-Zählimpuls Cv für den Schaltkreis 44 zur Wiedergewinnung der Wortsynchronisation, wobei dieser Impuls der Breite eines Wortsynchronisationsimpulses Hm gleicht.
Der Lesekreis des Dienstkanals 85 enthält eine erste Kippstufe 86 vom D-Typ, die mit ihrem Eingang D an den Ausgang Q der Kippstufe 71 des modulo-2-Zählers 70 und mit ihrem Takt eingang an den Ausgang Q der zweiten Kippstufe 74 des Schaltkreises 75 zur Begrenzung des Zählfensters angeschlossen ist, eine zweite Kippstufe 87 vom D-Typ, die mit ihrem Eingang D an den Ausgang Q der ersten Kippstufe 86 und mit ihrem Takteingang an den Ausgang des Resynchronisationskreises des Dienstkanals 90 angeschlossen ist, und ein logisches UND-Tor 88 mit zwei Eingängen, das einen Nullsetzungseingang der ersten Kippstufe 86 steuert und dessen Eingänge einerseits an den Ausgang Q der ersten Kippstufe 86 und andererseits an einen Impulsformungskreis 89 angeschlossen sind, der die Impulse des Worttaktsignals Hm vor ihrer Komplementierung verlängert.
Die erste Kippstufe 86 tastet den Ausgangszustand des modulo-2-Zählers 70 am Ende jedes Zählfensters ab, das durch den Ausgangsimpuls der Kippstufe 74 mit einer leichten Verzögerung gegenüber der Anstiegsflanke des Worttaktsignals Hm aufgrund der Schaltzeit der Kippstufe 74 erfaßt wird. Ihr Ausgang Q gelangt auf den logischen Pegel 1 jedesmal, wenn der modulo-2-Zähler 70 sich am Ende des Zählfensters im logischen Zustand 1 befindet, und meldet dadurch Paritätsverletzungsimpulse bezüglich zweier aufeinanderfolgender Kodewörter, die als Konsequenz der Übertragung einer Dateneinheit mit dem logischen Pegel 1 im binären Datenstrom Té des Dienstkanals geringen Durchsatzes interpretiert werden müssen. Diese erste Kippstufe 86 wird über das logische Tor 88 und den Impulsformungskreis 89 am Ende der Worttaktsignalperioden Hm auf Null gesetzt, wenn ihr Ausgang Q auf den logischen Pegel 1 übergegangen ist.
Die zweite Kippstufe 87 liefert den binären Datenstrom Té mit geringem Durchsatz, indem sie den Ausgangszustand Q der ersten Kippstufe 86 während der Kodeworte tastet, in denen positive Übergänge dieser Kippstufe auftreten können. Die Bitrate entspricht 1/16 der Worttaktsignalfrequenz Hm aufgrund eines wiedergewonnenen Taktsignals Ho des Datenstroms Té geringen Durchsatzes, das vom Resynchronisationskreis 90 des Dienstkanals geliefert wird.
Der Resynchronisationskreis des Dienstkanals 90 enthält einen Teilerzähler 91 durch 16, der das wiedergewonnene Taktsignal Ho liefert und der von der komplementären Version des Worttaktsignals Hm angesteuert wird, das am komplementären Ausgang des Tores 68 verfügbar ist, so daß die zweite Kippstufe 87 im zweiten Teil der Kodewortperioden nach den möglichen positiven Übergängen der ersten Kippstufe 86 umgeschaltet wird. Dieser Teilerzähler 91 durch 16 besitzt einen Setzeingang 92 für den Zustand 15 und einen Meldeausgang 93 für den Zustand 15, an die eine Synchronisationsschleife angeschlossen ist, die den Durchgang durch den Zustand 15 auf die Lage der positiven Übergänge der ersten Kippstufe 86 des Dienstkanallesekreises 80 in einem Intervall von 16 Kodewörtern nachregelt. Diese Synchronisationsschleife zählt die positiven Übergänge der ersten Kippstufe 86 und setzt den Teilerzähler 91 durch 16 auf 15 bei einem dieser Übergänge, sobald mehr als k aus L Übergängen jenseits des Zustands 15 des Teilers 91 durch 16 auftreten. Die Schleife enthält hierzu einen Detektor für positive Übergänge 94, der mit seinem Ausgang Q an die erste Kippstufe 86 des Dienstkanallesekreises 85 angeschlossen ist und Zählimpulse bei jedem Übergang seines Ausgangs vom logischen Zustand 0 zum logischen Zustand 1 erzeugt, einen Zähler 95 modulo L und einen Zähler 96 rnodulo k, die vom Detektor für positive Übergänge 94 getaktet werden, und zwar der eine 95 unmittelbar, und der andere 96 über ein logisches UND-Tor 97, das die Impulse während des Zustands 15 des Teilerzählers 91 durch 16 blockiert. Der Zähler 95 modulo L ist mit seinem Überlaufausgang an seinen eigenen Nullsetzungseingang über ein logisches ODER-Tor 98 und an den Nullsetzungseingang des Zählers 96 modulo k über einen Verzögerungskreis 99 und ein logisches ODER-Tor 100 angeschlossen. Der Zähler 96 modulo k ist mit seinem Überlaufausgang an seinen eigenen Nullsetzungseingang über das logische ODER-Tor 100, an den Nullsetzungseingang des Zählers 95 modulo L über das logische ODER-Tor 98 und an den Setzeingang auf den Zustand 15 des Teilerzählers 91 durch 16 angeschlossen.
Bei einem Synchronisationsverlust empfängt der Zähler 96 modulo k, dessen Kapazität geringer als die des Zählers 95 modulo L ist, die meisten Impulse des Übergangsdetektors 94 und läuft über vor dem Zähler 95 modulo L. Dadurch wird bei einem seiner Impulse der Teilerzähler 91 durch 16 auf 15 gesetzt, damit er in derselben Kodewortperiode auf 0 gelangt und die Kippstufe 87, seine eigene Nullsetzung und die des Zählers 95 modulo L auslöst.
Bei einer verriegelten Synchronisation empfängt der Zähler 96 modulo k kaum oder gar keine Impulse vom Übergangsdetektor 94, so daß der Zähler 95 modulo L vorher überläuft und ihn auf Null setzt, ehe er eine Einstellung des Teilerzählers 91 durch 16 auf den Wert 15 bewirken konnte.
Die dargestellte Ausführungsform gehört in den Rahmen eines Datenstroms, der im Kode MB1C1P mit großem Durchsatz übertragen wird, aber selbstverständlich ist die Erfindung auf Datenströme großen Durchsatzes auch anwendbar, die mit anderen Paritätskontrollkodes übertragen werden, z.B. dem Kode MB1P, bei dem jeweils nach M Datenbits ein Paritätsbit eingefügt wird, oder auch alphabetischen Kodes, in denen eine Paritätskontrolle mit variabler Periode durch Ersatz von Wörtern des Alphabets durch andere normalerweise nicht benutzte Wörter eingeführt wird, wobei dieser Ersatz erfolgt oder nicht erfolgt, derart, daß eine gegebene Parität erhalten bleibt.

Claims

1. Übertragungsverfahren für einen digitalen Dienstkanal über den Paritätskanal eines mit Paritätskode übertragenen digitalen Datenstroms, wobei Paritätswörter zu spezifischen Zeitpunkten eingefügt werden und die Übertragung durch Modifikationen bestimmter Paritätswörter erfolgt, die das Paritätsgesetz des Paritätskodes verletzen, dadurch gekennzeichnet, daß die Modifikationen an voneinander einen Abstand aufweisenden Gruppen von einer geraden Anzahl aufeinanderfolgender Paritätswörter ausgeführt werden.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Daten des digitalen Datenstroms Té des Dienstkanals im Paritätskanal des mit Paritätskode übertragenen Datenstroms durch Modifikationen von Gruppen von zwei aufeinanderfolgenden Paritätswörtern übertragen werden, die für jede Gruppe zwei aufeinanderfolgende Verletzungen des Paritätsgesetzes des Paritätskodes zur Folge haben.

3. Verfahren nach Anspruch 1, angewandt auf einen digitalen Datenstrom Ts, der in einem Paritätskode vorn Typ MB1C1P übertragen wird, bei dem die Daten durch aufeinanderfolgende Kodewörter übertragen werden, die je aus einem Datenblock von M Bits besteht, die durch ein Paritätsbit P und ein Inversionsbit C vervollständigt sind, welches anzeigt, ob der Block und sein Paritätsbit invertiert worden sind, um die laufenden digitale Summe SNC in Grenzen zu halten, dadurch gekennzeichnet, daß die Daten des digitalen Datenstroms Té des Dienstkanals durch voneinander einen Abstand aufweisende Komplementbildungen von zwei Paritätsbits P übertragen werden, die zwei aufeinanderfolgenden Kodewörtern angehören, wobei die Komplementbildung vor der eventuellen Inversion der betreffenden Kodewörter erfolgt.

4. Einrichtung zur Durchführung des Verfahrens nach Anspruch 1 bei einem Kodierer und einem Dekodierer des Paritätskodes, wobei der Kodierer eine logische Rechenschaltung (15) zur Bestimmung der Werte der Paritätswörter und einen Multiplexer (22) aufweist, der im kodierten Datenstrom Ts die Zeitfenster zum Einfügen der Paritätswörter ermittelt, während der Dekodierer eine Schaltung zur Erfassung der Verletzungen des Paritätsgesetzes des Paritätskodes (400, 441, 443) aufweist, dadurch gekennzeichnet, daß die Einrichtung folgende Mittel aufweist:

- Mittel zum Einfügen von Daten des digitalen Dienstkanals in den Paritätskanal, wobei die Mittel in Höhe des Kodierers wirksam sind und eine Formgebungsschaltung (24), die die Daten des digitalen Dienstkanals im Takte der einen Abstand aufweisenden Gruppen von aufeinanderfolgenden geradzahligen Paritätswörtern abtastet und Tastproben liefert, welche die Dauer einer Gruppe besetzen, sowie eine Modulationsschaltung (25) aufweisen, die von der Formgebungsschaltung (24) gesteuert wird und mit dem Ausgang der logischen Rechenschaltung (15) verbunden ist, die im Kodierer die Werte der Paritätswörter bestimmt, und

- Mittel zum Auskoppeln des digitalen Dienstkanals (46), die in Höhe der Dekodierstufe auf der Basis des von der Schaltung zur Erkennung der Verletzungen des Paritätsgesetzes (440, 441, 443) kommenden Signals wirksam sind und aus den bei einer geraden Anzahl aufeinanderfolgender Paritätswörter erkannten Verletzungen des Paritätsgesetzes die Werte der Daten des digitalen Dienstkanals ableiten.

5. Einrichtung zur Durchführung des Verfahrens nach Anspruch 3 mit einem Kodierer und einem Dekodierer vom Typ MB1C1P, wobei der Kodierer eine logische Rechenschaltung (15), die den Normalwert des Paritätsbits P für eine Inversionsschaltung (21) liefert, welche unter der Kontrolle einer Inversionsbefehlsschaltung (19) arbeitet, und einen Multiplexer (22) aufweist, der im kodierten Datenstrom Ts die Zeitfenster zum Einfügen der Inversionsbits C und des Paritätsbits P vorgibt, während der Dekodierer eine Worttaktwiedergewinnungsschaltung (44) aufweist, die mit einer Schaltung zur Erkennung der Verletzungen des Paritätsgesetzes (440, 441, 443) ausgestattet ist, dadurch gekennzeichnet, daß die Einrichtung aufweist:

- Mittel zum Einfügen von Binärdaten des digitalen Dienstkanals in den Paritätskanal, wobei die Mittel in Höhe der Kodierstufe wirksam sind und eine Formgebungsschaltung (24) aufweisen, welche die Binärdaten des digitalen Dienstkanals im Takt der Datengruppen abtastet, die einen gegenseitigen Abstand von zwei Paritätsbits zweier aufeinanderfolgender Kodewörter besitzen, und welche Tastproben liefert, die die Dauer einer Gruppe, d.h. zweier Kodewörter, besetzen, und wobei die Mittel eine Modulationsschaltung (25) aufweisen, die von der Formgebungsschaltung (24) gesteuert wird und mit dem den Normalwert des Paritätsbits liefernden Ausgang der logischen Rechenschaltung (15) verbunden ist und den Normalwert durch einen modifizierten Wert p' ersetzt, und

- Mittel zum Auskoppeln des digitalen Dienstkanals (46), die in Höhe der Dekodierstufe auf der Basis des Signals der Schaltung (440, 441, 443) zur Erkennung der Verletzungen des Paritätsgesetzes wirksam sind und aus den bei zwei aufeinanderfolgenden Paritätsbits erfaßten Verletzungen des Paritätsgesetzes die Werte der Daten des digitalen Dienstkanals ableiten.

6. Einrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die Mittel (46) zur Auskopplung des Dienstkanals einen Diskriminator aufweisen, der die Verletzungen des Paritätsgesetzes, welche nacheinander bei zwei aufeinanderfolgenden Paritätswörtern auftreten, erkennt, und der einen Modulo-2-Zähler (70) aufweist, der mit einer Zählfensterbegrenzungsschaltung (75) verbunden ist, wobei beide Komponenten auf der Basis des von der Schaltung (440, 441, 443) zur Erkennung der Verletzungen des Paritätsgesetzes gelieferten Signals arbeiten, die dem Dekodierer angehört, wobei die Zählfensterbegrenzungsschaltung (75) außerhalb ihrer Triggerperioden den Modulo-2-Zähler (70) in einem sogenannten ersten Zustand festhält, aber den Modulo- 2-Zähler (70) während einer zwei aufeinanderfolgende Paritätswörter trennenden Dauer freigibt, wenn sie durch die Erkennung einer Paritätsverletzung ausgelöst wird, und wobei der Modulo- 2-Zähler (70) die bei zwei aufeinanderfolgenden Paritätswörtern auftretenden Verletzungen des Paritätsgesetzes durch eine vorzeitige Rückkehr in seinen ersten Zustand im Verlaufe einer Auslösung der Zählfensterbegrenzungsschaltung (75) anzeigt.