DE102010029345A1

DE102010029345A1 - Verfahren zum Erkennen eines Fehlers in einem AD-Wandler durch Paritätsvorhersagen

Info

Publication number: DE102010029345A1
Application number: DE102010029345A
Authority: DE
Inventors: Natalja Kehl
Original assignee: Robert Bosch GmbH
Current assignee: Robert Bosch GmbH
Priority date: 2010-05-27
Filing date: 2010-05-27
Publication date: 2011-12-08
Also published as: US8612840B2; CN102263555A; US20120036417A1

Abstract

Die Erfindung betrifft ein Verfahren zum Erkennen eines Fehlers eines AD-Wandlers (41), der dazu ausgebildet ist, aus mindestens einem analogen Eingangssignal mindestens ein digitales Ausgangssignal, das eine Anzahl Ausgangsdatenbits (69, 71, 73) umfasst, zu erzeugen, und während einer Umwandlung einen Thermometercode, der eine Anzahl T-Ausgangsdatenwerte (671, 672, 673, 674, 675, 676, 677) umfasst, zu erzeugen, wobei für die Ausgangsdatenbits (69, 71, 73) des Ausgangssignals direkt eine erste Parität (86) ermittelt wird, wobei aus den T-Ausgangsdatenwerten (671, 672, 673, 674, 675, 676, 677) des Thermometercodes eine Vorhersage für die Ausgangsdatenbits (69, 71, 73) getroffen wird, und wobei für die vorhergesagten Ausgangsdatenbits (69, 71, 73) eine zweite Parität (88), die eine Umkehrung der ersten Parität (86) ist, ermittelt wird, wobei für den AD-Wandler (41) ein Fehler erkannt wird, wenn beide Paritäten (84, 88) identisch sind.

Description

Die Erfindung betrifft ein Verfahren und eine Schaltungsanordnung zum Erkennen eines Fehlers in einem AD Wandler.
Stand der Technik
Zum Umwandeln von elektronischen Signalen werden sogenannte Wandler verwendet, wobei mit AD- bzw. Analog-Digital-Wandlern analoge Signale in digitale Signale umgewandelt werden. Entsprechend werden mit DA- bzw. Digital-Analog-Wandlern digitale Signale in analoge Signale umgewandelt. Bei einem Betrieb derartiger Wandler können Fehler auftreten, die zur Erhöhung der Betriebssicherheit erkannt werden sollten.
Als Stand der Technik sind verschiedene Methoden bekannt, um AD-Wandler abzusichern. Die Anwendung einer alternierenden Logik wird in der Veröffentlichung "Test Generation and Concurrent Error Detection in Current-Mode A/D Converters" IEEE, 1995, von Wey, Chin-Long, Shoba Krishnan und Sondes Sahli vorgeschlagen. Hier wird mit einem AD-Wandler zuerst ein zu messender Strom It1 = Iin digitalisiert, das Ergebnis wird in einem Register gespeichert und im nächsten Schritt ein Strom It2 = Iref – Iin ermittelt. Die beiden so gewonnenen digitalen Werte für die Ströme werden anschließend miteinander verglichen. Im fehlerfreien Fall ist der zweite Wert des Stroms It2 zu dem ersten Wert des Stroms It1 komplementär. Diese Methode basiert auf Zeitredundanz, d. h. die Taktdauer des AD-Wandlers muss größer oder gleich der doppelten Wandlungszeit sein, damit zwei Wandlungen während einer Taktperiode durchgeführt werden können. Diese Voraussetzung kann jedoch nicht bei jeder Anwendung erfüllt werden.
In der Veröffentlichung "A Proposal for Error Tolerating Codes" IEEE, 1993 von Takashi Matsubara und Yoshiaki Koga wird die Anwendung von fehlertoleranten Codes für AD-Wandler vorgeschlagen. Dabei wird für jedes Bit ein Fensterkomparator verwendet, wobei die einzelnen Fensterkomparatoren unterschiedliche Spannungsbereiche aufweisen. Einer der Fensterkomparatoren liefert eine logische Eins, wenn die analoge Eingangsspannung in einem von diesem Fensterkomparator abgedeckten Spannungsbereich liegt. Auf diese Weise können die Ausgänge der Fensterkomparatoren einen fehlertoleranten Code realisieren. In dieser Druckschrift wird jedoch nicht angegeben, wie Fehler erkannt werden können und wieviel zusätzliche Hardware (HW-Overhead) diese Fehlererkennung erfordert.
Offenbarung der Erfindung
Vor diesem Hintergrund werden ein Verfahren und eine Schaltungsanordnung mit den Merkmalen der unabhängigen Patentansprüche vorgestellt. Weitere Ausgestaltungen der Erfindung ergeben sich aus den abhängigen Patentansprüchen und der Beschreibung.
Mit dem erfindungsgemäßen Verfahren und der erfindungsgemäßen Schaltungsanordnung erfolgt in Ausgestaltung bspw. für einen als Flash-AD-Wandler ausgebildeten Analog-Digital-Wandler durch Paritätsvorhersage eine Fehlererkennung, wobei die Fehler mit vergleichsweise geringem Hardware-Aufwand erkannt werden können.
Mit dem beschriebenen Verfahren können u. a. Fehler eines als Flash-AD-Wandler ausgebildeten Wandlers erkannt werden. Hierbei wird die Parität p aus einem digitalen Ausgangssignal des AD-Wandlers, das mindestens ein Ausgangsdatenbit bzw. mindestens einen Ausgangsdatenwert umfasst, berechnet. Zusätzlich wird eine Vorhersage für die umgekehrte, negative Parität (not_p) mindestens eines Ausgangsdatenbits d aus dem Thermometercode des Wandlers getroffen. In der Schaltungsanordnung sind somit Ausgänge für möglicherweise vorhandene Fehler doppelt vorhanden.
Mit dem Verfahren können in der Regel alle Fehler erkannt werden, für deren Betrag gilt: |Fehlen| > 1,5·U_LSB wobei U_LSB einer Auflösung des AD-Wandlers entspricht. Ein sog. Logic Sharing im Decoder des Wandlers ist nicht erlaubt. Demnach ist das Verfahren in Ausgestaltung für AD-Wandler geeignet, bei denen ein Decoder für jedes zu erzeugende Ausgangsdatenbit d und somit für das digitale Ausgangssignal eine eigene, separate Gatterschaltung als logische Schaltung aufweist. Es werden eine Paritätsvorhersage und der Decoder nach einer speziellen Wahrheitstabelle implementiert. Bei Ausführung des Verfahrens wird ein Signalfluss nicht unterbrochen. Eine Schaltungsanordnung zur Durchführung des Verfahrens erfordert sehr wenig zusätzliche Hardware. Zusätzlich steht jederzeit die Parität des Ausgangssignals mit dem mindestens einen Ausgangsdatenwert d für eine weitere Verarbeitung zur Verfügung.
Die vorgestellte Schaltungsanordnung kann in Ausgestaltung permanente und transiente Fehler in einem AD-Wandler erkennen.
In einem als Flash-AD-Wandler ausgebildeten Wandler kann ein serieller Widerstand fehlerhaft sein, was durch einen Kurzschluss, eine Unterbrechung oder einen falschen Wert hervorgerufen werden kann. Außerdem kann ein Komparator fehlerhaft sein. Es ist auch möglich, dass ein Register oder eine Logik des Decoders fehlerhaft ist.
Abhängig von der Ursache des Fehlers können im Ausgangssignal mehrere Ausgangsdatenbits d und somit Ausgangsdatenwerte falsch sein. Mit der Schaltungsanordnung wird eine Fehlererkennungsschaltung bereitgestellt, die möglichst viele dieser Fehler erkennt.
Die erfindungsgemäße Schaltungsanordnung ist dazu ausgebildet, sämtliche Schritte des vorgestellten Verfahrens durchzuführen. Dabei können einzelne Schritte dieses Verfahrens auch von einzelnen Komponenten der Schaltungsanordnung durchgeführt werden. Weiterhin können Funktionen der Schaltungsanordnung oder Funktionen von einzelnen Komponenten der Schaltungsanordnung als Schritte des Verfahrens umgesetzt werden. Außerdem ist es möglich, dass Schritte des Verfahrens als Funktionen wenigstens einer Komponente der Schaltungsanordnung oder der gesamten Schaltungsanordnung realisiert werden.
Weitere Vorteile und Ausgestaltungen der Erfindung ergeben sich aus der Beschreibung und den beiliegenden Zeichnungen.
Es versteht sich, dass die voranstehend genannten und die nachstehend noch zu erläuternden Merkmale nicht nur in der jeweils angegebenen Kombination, sondern auch in anderen Kombinationen oder in Alleinstellung verwendbar sind, ohne den Rahmen der vorliegenden Erfindung zu verlassen.
Kurze Beschreibung der Zeichnungen
1 zeigt in schematischer Darstellung ein Beispiel eines als Flash-AD-Wandler ausgebildeten AD-Wandlers.
2 zeigt in schematischer Darstellung eine Ausführungsform einer erfindungsgemäßen Schaltungsanordnung zum Erkennen von Fehlern in dem Flash-AD-Wandler aus 1 durch Paritätsvorhersage.
Ausführungsform der Erfindung
Die Erfindung ist anhand einer Ausführungsform in den Zeichnungen schematisch dargestellt und wird nachfolgend unter Bezugnahme auf die Zeichnungen ausführlich beschrieben.
Die Figuren werden zusammenhängend und übergreifend beschrieben, gleiche Bezugszeichen bezeichnen gleiche Komponenten.
1 zeigt in schematischer Darstellung eine Ausführungsform eines als Flash-AD-Wandler ausgebildeten AD-Wandlers 41 mit einem Spannungsteiler 43, der sechs in Reihe geschaltete, als Reihenwiderstände ausgebildete erste Widerstände 45 mit Widerstandswerten R sowie zwei als Eingangswiderstände ausgebildete Widerstände 47, die jeweils einen Widerstandswert R/2 aufweisen, umfasst. Weiterhin weist der AD-Wandler 41 sieben Komparatoren 491, 492, 493, 494, 495, 496, 497, sieben Speicherelemente 511, 512, 513, 514, 515, 516, 517 und einen Decoder 53 auf.
Mit dem in 1 schematisch dargestellten AD-Wandler 41 kann ein analoges Eingangssignal, hier eine Eingangsspannung 55 U_in, die an positiven Eingängen der Komparatoren 491, 492, 493, 494, 495, 496, 497, angelegt wird, digitalisiert werden. Dabei wird an dem Spannungsteiler 43 eine Referenzspannung 57 U_ref angelegt. Die über die Widerstände 45, 47 geteilte Referenzspannung 57 wird an negativen Eingängen der Komparatoren 491, 492, 493, 494, 495, 496, 497 angelegt.
Weiterhin wird an einem Ausgang eines ersten Komparators 491 ein erster Komparatorzustand 591 k1, an einem Ausgang eines zweiten Komparators 492 ein zweiter Komparatorzustand 592 k2, an einem Ausgang eines dritten Komparators 493 ein dritter Komparatorzustand 593 k3, an einem Ausgang eines vierten Komparators 494 ein vierter Komparatorzustand 594 k4, an einem Ausgang eines fünften Komparators 495 ein fünfter Komparatorzustand 595 k5, an einem Ausgang eines sechsten Komparators 496 ein sechster Komparatorzustand 596 k6 und an einem Ausgang eines siebten Komparators 497 ein siebter Komparatorzustand 597 k7 bereitgestellt. Diese Komparatorzustände 591, 592, 593, 594, 595, 596, 597 können als Ausgangssignale der Komparatoren 491, 492, 493, 494, 495, 496, 497 bezeichnet werden.
Diese bereitgestellten Komparatorzustände 591, 592, 593, 594, 595, 596, 597 werden ersten Eingängen 61 (1D) der Speicherelemente 511, 512, 513, 514, 515, 516, 517 zugeführt.
In einer weiteren Fortsetzung der AD-Wandlung wird von einem Ausgang Q des ersten Speicherelements 511 ein erster T-Ausgangsdatenwert 671 x1, von einem Ausgang Q des zweiten Speicherelements 512 ein zweiter T-Ausgangsdatenwert 672 x2, von einem Ausgang Q des dritten Speicherelements 513 ein dritter T-Ausgangsdatenwert 673 x3, von einem Ausgang Q des vierten Speicherelements 514 ein vierter T-Ausgangsdatenwert 674 x4, von einem Ausgang Q eines fünften Speicherelements 515 ein fünfter T-Ausgangsdatenwert 675 x5, von einem Ausgang Q eines sechsten Speicherelements 516 ein sechster T-Ausgangsdatenwert 676 x6 und von einem Ausgang Q eines siebten Speicherelements 517 ein siebter T-Ausgangsdatenwert 677 x7 dem Decoder 53 zugeführt. Diese genannten Thermometercode- bzw. T-Ausgangsdatenwerte 671, 672, 673, 674, 675, 676, 677 x1, x2, x3, x4, x5, x6, x7 bilden innerhalb des AD-Wandlers 41 einen sog. Thermometercode und können auch als Ausgangssignale des Thermometercodes bezeichnet werden.
Abschließend werden von dem Decoder 53 drei Ausgangsdatenbits 69, 71, 73 d0, d1, d2 bzw. Ausgangsdatenwerte bereitgestellt, die ein digitales Ausgangssignal des AD-Wandlers 41 bilden. Dabei steht ein nulltes Ausgangsdatenbit 69 d0 für eine nullte Potenz der Zahl 2, ein erstes Ausgangsdatenbit 71 d1 für eine erste Potenz der Zahl 2 und ein zweites digitales Ausgangsdatenbit 73 d2 für eine zweite Potenz der Zahl 2. Die Ausgangsdatenbits 69, 71, 73 d0, d1, d2 bilden insgesamt ein digitales Ausgangssignal des AD-Wandlers 41.
Analog-Digital-Wandler, wie der AD-Wandler 41 aus 1, werden dazu eingesetzt, um analoge Eingangssignale in digitale Zahlenwerte als Ausgangsdatenbits 69, 71, 73, d0, d1, d2 umzuwandeln. Diese Werte können anschließend gespeichert und weiterverarbeitet werden. Das digitale Ausgangssignal der Breite N, das die Ausgangsdatenbits 69, 71, 73 d0, d1, d2 umfasst, ist unter Beachtung von Abtast- und Quantisierungseffekten, proportional zur analogen Eingangsspannung U_in:
mit
Die Spannung U_LSB ist hier die Auflösung des AD-Wandlers 41. Der AD-Wandler 41 aus 1 mit einer Breite N = 3 des Ausgangssignals ist nach dem Parallelwandlungsprinzip aufgebaut und umfasst die sieben Komparatoren 491, 492, 493, 494, 495, 496, 497, den Spannungsteiler 43 mit acht Widerständen 45, 47 und sieben Speicherelemente 511, 512, 513, 514, 515, 516, 517, die den sogenannten Thermometercode erzeugen. Der Thermometercode umfasst die sieben Thermometercode- bzw. T-Ausgangsdatenwerte 671, 672, 673, 674, 675, 676, 677 x1, x2, x3, x4, x5, x6, x7. Mit dem Decoder 53 erfolgt eine Weiterverarbeitung der T-Ausgangsdatenwerte 671, 672, 673, 674, 675, 676, 677 x1, x2, x3, x4, x5, x6, x7, wobei der Decoder 53 für jedes Ausgangsdatenbit 69, 71, 73, d0, d1, d2 bzw. für jeden Ausgangsdatenwert mindestens eine logische Schaltung, bspw. eine logische Gatterschaltung oder ein logisches Gatter umfasst, mit dem jeweils nur eines der Ausgangsdatenbits 69, 71, 73, d0, d1, d2 gewandelt wird.
Somit werden die Ausgangsdatenwerte 671, 672, 673, 674, 675, 676, 677 x1, x2, x3, x4, x5, x6, x7 des Thermometercodes durch den Decoder 53 in das als Binärzahl ausgebildeten Ausgangssignal mit den drei Ausgangsdatenbits 69, 71, 73 d0, d1, d2 umgewandelt.

In Tabelle 1 ist der Zusammenhang zwischen der Eingangsspannung 55 U_in, den Komparatorenzuständen 591, 592, 593, 594, 595, 596, 597 k1, k2, k3, k4, k5, k6, k7 und den Binärwerten als Ausgangsdatenwerte 69, 71, 73 d0, d1, d2 für den AD-Wandler 41 aus 1 angegeben. Das vorgestellte Verfahren zur Fehlererkennung eignet sich üblicherweise für den parallelen AD-Wandler 41 aus 1.

Eingangsspannung	Komparatorenzustände	Ausgangsdatenbit
U_in in V	k7 k6 k5 k4 k3 k2 k1	d2 d1 d0
0	0 0 0 0 0 0 0	0 0 0
1	0 0 0 0 0 0 1	0 0 2
2	0 0 0 0 0 1 1	0 1 0
3	0 0 0 0 1 1 1	0 1 2
4	0 0 0 1 1 1 1	1 0 0
5	0 0 1 1 1 1 1	1 0 2
6	0 1 1 1 1 1 1	1 1 0
7	1 1 1 1 1 1 1	1 1 1

Tabelle 1: Zusammenhang zwischen Eingangsspannung 55, Komparatorerizuständen 591, 592, 593, 594, 595, 596, 597 k1, k2, k3, k4, k5, k6, k7 und den Ausgangsdatenbits 69, 71, 73 d0, d1, d2 bei dem AD-Wandler 41 aus Fig. 1.

Die beschriebene Schaltung 80 zur Fehlererkennung ist in 2 neben dem eigentlichen, bereits mit 1 vorgestellten AD-Wandler 41 schematisch dargestellt. Die Schaltungsanordnung 80 umfasst ein XOR-Gatter 82, d. h. ein exklusives Oder-Gatter, das auch als Entweder-Oder-Gatter bezeichnet werden kann. In der beschriebenen Ausführungsform umfasst das XOR-Gatter 82 drei Eingänge, die mit Ausgängen des Decoders 53 verbunden sind. Bei einer Durchführung des erfindungsgemäßen Verfahrens werden die drei Ausgangsdatenbits 69, 71, 73 d0, d1, d2, die das digitale Ausgangssignal des AD-Wandlers 41 bilden, dem XOR-Gatter 82 zugeführt. Ein XOR-Datenwert bzw. eine erste Parität 84, die als Ergebnis des XOR-Gatters 82 aus den drei Ausgangsdatenbits 69, 71, 73 d0, d1, d2 des Decoders 53 gebildet wird, stellt die Parität 84 des Ausgangssignals und somit eine erste im Rahmen des Verfahrens ermittelte Parität 84 dar. Dabei ist der XOR-Datenwert und somit die Parität 84 gleich null, wenn die Ausgangsdatenbits 69, 71, 73 d0, d1, d2 null Einsen oder eine gerade Anzahl an Einsen aufweisen, wenn also die Ausgangsdatenbits 69, 71, 73 d0, d1, d2 in der vorliegenden Ausführungsform des Verfahrens null oder zwei Einsen umfassen. Ansonsten, also bei einer Eins oder drei Einsen, ist die Parität 84 gleich eins.
Weiterhin umfasst die Schaltungsanordnung 80 ein Modul 86 zur Durchführung einer Paritätsvorhersage, dessen Eingang mit den Ausgängen der Speicherelemente 511, 512, 513, 514, 515, 516, 517 verbunden ist. Während einer AD-Wandlung werden dem Modul die T-Ausgangsdatenwerte 671, 672, 673, 674, 675, 676, 677 x1, x2, x3, x4, x5, x6, x7 der Speicherelemente 511, 512, 513, 514, 515, 516, 517, die insgesamt den Thermometercode bilden, zugeführt. Mit diesem Modul 86 wird eine zweite Parität 88, die zu der ersten Parität 84, die hier von dem XOR-Gatter 82 ermittelt wird, bereitgestellt. Dabei wird mit der hier beschriebenen Ausführungsform des Verfahrens mit dem Modul 86 zur Durchführung der Paritätsvorhersage aus den T-Ausgangsdatenwerten 671, 672, 673, 674, 675, 676, 677 x1, x2, x3, x4, x5, x6, x7 des Thermometercodes eine Vorhersage für die Ausgangsdatenbits 69, 71, 73 d0, d1, d2 getroffen. Aus den vorhergesagten Ausgangsdatenbits 69, 71, 73 d0, d1, d2 wird im Rahmen des Verfahrens eine zweite Parität 88 bestimmt, die zu der ersten Parität 84 umgekehrt bzw. invertiert ist, so dass es sich bei der zweiten Parität 88 um die negative Parität der aus den T-Ausgangsdatenwerte x1, x2, x3, x4, x5, x6, x7 des Thermometercodes vorhergesagten Ausgangsdatenbits 69, 71, 73, d0, d1, d2 handelt. Alternativ ist es möglich, dass die erste Parität 84 eine negative Parität und die zweite Parität 88 eine positive Parität ist.
Somit wird mit dem Modul 86 aus dem Thermometercode eine Vorhersage für die negative, zweite Parität 88 (not_p) des Ausgangssignals, das die Ausgangsdatenwerte d0, d1, d2 umfasst, bereitgestellt. Zusätzlich wird mit Hilfe des XOR-Gatters 82 die tatsächliche, d. h. positive, erste Parität 84 p des Ausgangssignals berechnet. Im fehlerfreien Fall sind die Signale der ersten Parität 84 p und der zweiten Parität 88 not_p ungleich. Falls die erste Parität 84 gleich der zweiten Parität 88 ist, liegt für die AD-Wandlung ein Fehler vor. Eine Fehlererkennung erfolgt somit nach dem Two-Rail-Prinzip zweigleisig.
Damit die beschriebene Schaltungsanordnung 80 die geforderten Eigenschaften zum Erkennen von Fehlern aufweist, ist vorgesehen, dass der Decoder 53 und die Paritätsvorhersage zur Bereitstellung der zweiten Parität 88 laut einer bestimmten Wahrheitstabelle implementiert werden. Außerdem wird im Decoder 53 kein Logic Sharing verwendet, d. h. die Ausgangsdatenbits 69, 71, 73 d0, d1, d2 und somit das Ausgangssignal werden hier ohne gemeinsame Gatterschaltung, und somit mit getrennten logischen Schaltungen, üblicherweise getrennten Gattern berechnet. Unter dieser Bedingung ergibt sich, dass im Falle eines internen Einzelfehlers im Decoder 53 im Ausgangssignal höchstens ein Ausgangsdatenbit 69, 71, 73 d0, d1, d2 falsch ist.

Diese Fehler werden durch die Paritätsprüfung erkannt. Tabelle 2 zeigt die Zusammenhänge zwischen der Eingangsspannung 55 U_in, den Ausgangsdatenwerten 671, 672, 673, 674, 675, 676, 677 x1, x2, x3, x4, x5, x6, x7 des Thermometercodes, den Ausgangsdatenbits 69, 71, 73 d0, d1, d2 des Decoders 53 und den Paritäten 84, 88 der entsprechenden Wahrheitstabelle. Laut dieser Wahrheitstabelle wird die Vorhersage der negativen, zweiten Parität 88 aus dem inversen Wert der ersten Parität 84 gebildet, d. h., dass die Vorhersage für die negative, zweite Parität 88 null ist, wenn die erste Parität 84 eins ist, und dass die Vorhersage für die negative, zweite Parität 84 eins ist, wenn die erste Parität 84 null ist.

Uin	x7	x6	x5	x4	x3	x2	x1	d2	d1	d0	p	not_p (Vorhersage)
0	0	0	0	0	0	0	0	0	0	0	0	1
1	0	0	0	0	0	0	1	0	0	1	1	0
2	0	0	0	0	0	1	1	0	1	0	1	0
3	0	0	0	0	1	1	1	0	1	1	0	1
4	0	0	0	1	1	1	1	1	0	0	1	0
5	0	0	1	1	1	1	1	1	0	1	0	1
6	0	1	1	1	1	1	1	1	1	0	0	1
7	1	1	1	1	1	1	1	1	1	1	1	0
-	u	u	u	u	u	u	u	0	0	0	0	0

Tabelle 2: Wahrheitstabelle für den Decoder 53 und die Paritätsvorhersage.

Der Eintrag ”u” in dieser Tabelle 2 bedeutet, dass ein Ausgangsdatenwert 671, 672, 673, 674, 675, 676, 677 x1, x2, x3, x4, x5, x6, x7 des Thermometercodes ein ungültiges Codewort ist. In diesem Fall gilt für die Paritäten 84, 88 p = not_p = 0, so dass ein Fehler gemeldet wird. Das heißt, ein Einzelfehler in den Komparatoren 491, 492, 493, 494, 495, 496, 497 oder Speicherelementen 511, 512, 513, 514, 515, 516, 517 führt entweder zu einem gültigen Codewort, wobei ein Betrag eines Fehlers kleiner als 1,5·U_LSB ist, oder zu einem ungültigen Codewort, das aber auch als ungültig erkannt wird.

Mögliche permanente Fehler, die im AD-Wandler 41 in 2 auftreten können, sind in Tabelle 3 zusammengefasst. Mit dieser Tabelle 3 wird auch eine Aussage über die Erkennung dieser Fehler getroffen.

Fehlerart	Fehlererkennung
Für einen Widerstand 45, 47 R_i gilt R_i = 0	für den Betrag aller Fehler gilt: \|Fehlen\| < 1,5 U_LSB
Für einen Widerstand 45, 47 R_i gilt R_i = 2·R	für den Betrag aller Fehler gilt: \|Fehler\| < 1,5 U_LSB
Für einen Widerstand 45, 47 R_i gilt R_i = 0,5·R	für den Betrag aller Fehler gilt: \|Fehler\| < 1,5 U_LSB
Unterbrechung bei einem Widerstand 45, 47	wird nicht bei allen R_i erkannt, Lösung: R_i durch zwei parallele Widerstände realisieren
Stuck-at-1-Fehler und somit Fehler eines logischen Bauteils (Gatter) bei einem Komparatorenzustand k1, k2, k3, k4, k5, k6, k7 oder T-Ausgangsdatenwert x1, x2, x3, x4, x5, x6, x7	für den Betrag aller Fehler gilt: \|Fehlen\| < 1,5 U_LSB
Stuck-at-0-Fehler und somit Fehler eines logischen Bauteils (Gatter) bei einem Komparatorenzustand k1, k2, k3, k4, k5, k6, k7 oder T-Ausgangsdatenwert x1, x2, x3, x4, x5, x6, x7	alle Fehler, für deren Betrag gilt: \|Fehlen\| > 1,5 U_LSB, werden erkannt
Einzelfehler im Decoder 53	alle Fehler werden erkannt
Fehler im XOR-Gatter 82	wird erkannt
Einzelfehler in dem Modul 86 zur Paritätsvorhersage	alle Fehler werden erkannt

Tabelle 3: Mögliche Fehler im AD-Wandler 41 und deren Erkennung

Bei Durchführung der vorgestellten Ausführungsform des Verfahrens werden alle permanenten Fehler, für deren Betrag gilt: |Fehler| > 1,5·U_LSB außer einer Unterbrechung bei einem Widerstand 45, 47 R_i detektiert. Dieses Problem kann allerdings dadurch gelöst werden, dass jeder Widerstand 45, 47 R_i innerhalb des AD-Wandlers 41 durch zwei parallele Widerstände realisiert wird. Für transiente Fehler gilt ebenfalls, dass alle Fehler mit |Fehler| > 1,5·U_LSB erkannt werden, vorausgesetzt, der transiente Impuls ist von signifikanter Dauer.
Bei der beschriebenen Ausgestaltung der Erfindung ist nur wenig zusätzliche Hardware erforderlich. Das Verfahren erfordert somit sehr wenig HW-Overhead, der Signalfluss wird nicht unterbrochen und es steht immer die Parität des Ausgangsdatenbits 69, 71, 73, d0, d1, d2 für eine weitere Signalverarbeitung zur Verfügung.
Die Erfindung eignet sich üblicherweise für alle elektronischen Schaltungen mit parallelen AD-Wandlern, bspw. auch für sicherheitskritische Anwendungen, wie z. B. ASICs, die Informationen für Funktionen wie ABS oder ESP im Kraftfahrzeug bereitstellen.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Nicht-Patentliteratur

”Test Generation and Concurrent Error Detection in Current-Mode A/D Converters” IEEE, 1995, von Wey, Chin-Long, Shoba Krishnan und Sondes Sahli [0003]
”A Proposal for Error Tolerating Codes” IEEE, 1993 von Takashi Matsubara und Yoshiaki Koga [0004]

Claims

Verfahren zum Erkennen eines Fehlers eines AD-Wandlers (41), der dazu ausgebildet ist, aus mindestens einem analogen Eingangssignal mindestens ein digitales Ausgangssignal, das eine Anzahl Ausgangsdatenbits (69, 71, 73) umfasst, zu erzeugen, und während einer Umwandlung einen Thermometercode, der eine Anzahl T-Ausgangsdatenwerte (671, 672, 673, 674, 675, 676, 677) umfasst, zu erzeugen, wobei für die Ausgangsdatenbits (69, 71, 73) des Ausgangssignals direkt eine erste Parität (86) ermittelt wird, wobei aus den T-Ausgangsdatenwerten (671, 672, 673, 674, 675, 676, 677) des Thermometercodes eine Vorhersage für die Ausgangsdatenbits (69, 71, 73) getroffen wird, und wobei für die vorhergesagten Ausgangsdatenbits (69, 71, 73) eine zweite Parität (88), die eine Umkehrung der ersten Parität (86) ist, ermittelt wird, wobei für den AD-Wandler (41) ein Fehler erkannt wird, wenn beide Paritäten (84, 88) identisch sind.
Verfahren nach Anspruch 1, bei dem für das Ausgangssignal als erste Parität (84) eine positive Parität und für die vorhergesagten Ausgangsdatenbits (69, 71, 73) als dazu umgekehrte zweite Parität (88) eine negative Parität bestimmt wird.
Verfahren nach Anspruch 1 oder 2, bei dem während der Umwandlung des AD-Wandlers (41) aus dem Thermometercode mit einem Decoder (53) das Ausgangssignal erzeugt wird.
Verfahren nach einem der voranstehenden Ansprüche, bei dem bei einer Erzeugung mehrerer Ausgangsdatenbits (69, 71, 73), die das Ausgangssignal bilden, jedes Ausgangsdatenbits (69, 71, 73) mit einer separaten logischen Schaltung berechnet wird.
Verfahren nach einem der voranstehenden Ansprüche, bei dem das mindestens eine analoge Eingangssignal einem Spannungsteiler (43) zugeführt und Zwischenergebnisse Komparatoren (491, 492, 493, 494, 495, 496, 497) zugeführt werden, wobei mit den Komparatoren (491, 492, 493, 494, 495, 496, 497) aus den Zwischenergebnissen als Signale Komparatorenzustände (591, 592, 593, 594, 595, 596, 597) gebildet wenden, wobei jedes Signal für einen Komparatorzustand (591, 592, 593, 594, 595, 596, 597) einem Speicherelement (511, 512, 513, 514, 515, 516, 517) zugeführt und als Zwischenergebnis der Thermometercode mit den T-Ausgangsdatenwerten (671, 672, 673, 674, 675, 676, 677) gebildet wird.
Schaltungsanordnung zum Erkennen eines Fehlers eines AD-Wandlers (41), der dazu ausgebildet ist, aus mindestens einem analogen Eingangssignal mindestens ein digitales Ausgangssignal, das eine Anzahl Ausgangsdatenbits (69, 71, 73) umfasst, zu erzeugen, und während einer Umwandlung einen Thermometercode, der eine Anzahl T-Ausgansdatenwerte (671, 672, 673, 674, 675, 676, 677) umfasst, zu erzeugen, wobei die Schaltungsanordnung (80) dazu ausgebildet ist, für Ausgangsdatenbits (69, 71, 73) des Ausgangssignals direkt eine erste Parität (84) zu ermitteln, aus den T-Ausgangsdatenwerten (671, 672, 673, 674, 675, 676, 677) des Thermometercodes eine Vorhersage für die Ausgangsdatenbits (69, 71, 73) zu treffen, und für die vorhergesagten Ausgangsdatenbits (69, 71, 73) eine zweite Parität (88), die eine Umkehrung der ersten Parität (86) ist, zu ermitteln und diese Paritäten (84, 88) zu vergleichen, wobei für den AD-Wandler (41) ein Fehler erkannt wird, wenn beide Paritäten (84, 88) identisch sind.
Schaltungsanordnung nach Anspruch 6, die ein XOR-Gatter (82) aufweist, das mit den Ausgängen eines Decoders (53) des AD-Wandlers (41) verbunden und dazu ausgebildet ist, aus dem mindestens einen Ausgangssignal, das über die Ausgänge des Decoders (83) bereitgestellt wird, die erste Parität (84) zu bestimmen.
Schaltungsanordnung nach Anspruch 6 oder 7, die ein Modul (86) aufweist, das eine Vorhersage für die Ausgangsdatenbits (69, 71, 73) aus den T-Ausgangsdatenwerten (671, 672, 673, 674, 675, 676, 677) trifft.
Schaltungsanordnung nach Anspruch 8, bei der das Modul (86) aus den T-Ausgangsdatenwerten (671, 672, 673, 674, 675, 676, 677) die zweite Parität der Ausgangsdatenbits (69, 71, 73) berechnet.