DE102010029497B4 - Verfahren zum Erkennen von Fehlern eines AD-Wandlers - Google Patents

Abstract

Verfahren zum Erkennen von Fehlern eines AD-Wandlers (132, 184), der zur Umwandlung eines analogen Eingangssignals (134, 186) in ein digitales Ausgangssignal (136, 190) ausgebildet ist, wobei vorgesehen ist, dass das digitale Ausgangssignal (136, 190) eine Zahl z repräsentiert, die bei einer vorgenommenen AD-Wandlung aus einem Eingangswert Uindes analogen Eingangssignals (134, 186) hervorgeht, wobei bei dem Verfahren ein Wertebereich für alle möglichen Zahlen z in Unterbereiche (116, 118, 120) und ein Wertebereich für alle möglichen Eingangswerte Uinin Unterbereiche (122, 124, 126) aufgeteilt wird, wobei ein Eingangswert Uinund eine dazu korrespondierende Zahl z jeweils einander korrespondierenden Unterbereichen (116, 118, 120, 122, 124, 126) zugeordnet werden, wobei bei dem Verfahren überprüft wird, welchem Unterbereich (116, 118, 120) ein zu wandelnder Eingangswert Uinzugeordnet ist, und welchem Unterbereich (122, 124, 126) eine durch den AD-Wandler (132, 134) ermittelte Zahl z zugeordnet ist, wobei ein Fehler erkannt wird, wenn die Zahl z und der Eingangswert UinUnterbereichen (116, 118, 120, 122, 124, 126), die nicht zueinander korrespondieren, zugeordnet sind.

Description

• Die Erfindung betrifft ein Verfahren und eine Schaltungsanordnung zum Erkennen von Fehlern eines AD-Wandlers.
• Stand der Technik
• In der Elektrotechnik werden zur Umwandlung von Signalen sogenannte Wandler eingesetzt. Dabei sind Analog-Digital- bzw. AD-Wandler zur Umwandlung analoger Signale in digitale Signale vorgesehen. Eine Umwandlung von digitalen Signalen in analoge Signale kann mit Digital-Analog- bzw. DA-Wandlern durchgeführt werden. Da bei einer Wandlung von Signalen Fehler auftreten können, ist es erforderlich, derartige Fehler erkennen zu können.
• Zur Absicherung eines AD-Wandlers wird in der Veröffentlichung „Test Generation and Concurrent Error Detection in Current-Mode A/D Converters“ IEEE, 1995 von Wey, Chin-Long, Shoba Krishnan und Sondes Sahli die Anwendung einer alternierenden Logik vorgeschlagen. Hier wird mit einem AD-Wandler zuerst ein erster zu messender Strom It1 = lin digitalisiert, das Ergebnis wird in einem Register gespeichert und im nächsten Schritt wird ein zweiter Strom It2 = Iref-lin gewandelt. Die beiden so gewonnenen digitalen Werte der Ströme werden anschließend miteinander verglichen. Im fehlerfreien Fall entspricht der Wert des zweiten Stroms It2 dem komplementären Wert des ersten Stroms It1. Diese Methode basiert auf Zeitredundanz, d. h. die Taktdauer des AD-Wandlers muss größer oder gleich der doppelten Wandlungszeit sein, damit zwei Wandlungen während einer Taktperiode durchgeführt werden können. Diese Voraussetzung kann jedoch nicht bei jeder Anwendung erfüllt werden.
• In der Veröffentlichung „A Proposal for Error Tolerating Codes“ IEEE, 1993 von Matsubara, Takashi und Yoshiaki Koga wird vorgeschlagen bei der AD-Wandlung statt des Thermometercodes einen fehlertoleranten Code, wie z. B. den Gray-Code, zu verwenden. Dabei wird für jedes Codewort-Bit ein Fensterkomparator verwendet, wobei die einzelnen Fensterkomparatoren unterschiedliche, sich stark überlappende Spannungsbereiche aufweisen. Auf diese Weise können die Ausgänge der Fensterkomparatoren einen fehlertoleranten Code realisieren. Bei dieser Methode wird allerdings für jedes Codewort-Bit ein separater Fensterkomparator benötigt. Da die Codewortlänge in diesem Fall größer ist als die Bitbreite des digitalen Nutzsignals, ist zur Realisierung dieser Methode ein relativ hoher Hardware-Overhead erforderlich.
• Die Druckschrift US 5 047 772 A beschreibt eine Architektur und ein Verfahren zum Korrigieren von Umwandlungsfehlern eines Analog-Digital-Wandlers, der eine Vielzahl von kaskadengekoppelten Umsetzstufen umfasst. Jede der Umsetzstufen umfasst ein erstes Mittel, das auf ein analoges Eingangssignal anspricht, um ein binäres Umwandlungssignal zu erzeugen, ein zweites Mittel, das auf das binäre Umwandlungssignal anspricht, ein drittes Mittel zum Subtrahieren eines quantisierten analogen Signals von dem analogen Eingangssignal und eine Nachschlagtabelle zum Erzeugen eines kompensierten binären Signals.
• Offenbarung der Erfindung
• Vor diesem Hintergrund werden ein Verfahren und eine Schaltungsanordnung mit den Merkmalen der unabhängigen Patentansprüche vorgestellt. Weitere Ausgestaltungen der Erfindung ergeben sich aus den abhängigen Patentansprüchen und der Beschreibung.
• Mit der Erfindung wird in Ausgestaltung eine Schaltungsanordnung zur Fehlererkennung bei einem AD-Wandler mit Hilfe von mindestens einem Fensterkomparator vorgestellt. Dabei wird u. a. eine Fehlererkennungsschaltung beschrieben, die nur einen Fensterkomparator für alle Bits eines digitalen Ausgangssignals benötigt, wobei dieses Ausgangssignal n Ausgangswerte, die n Bits entsprechen, umfasst, wobei jeder Ausgangswert ein Bit repräsentiert. Weiterhin wird durch eine Kombination der Ausgangswerte bzw. Bits eine binäre Zahl z dargestellt, die wiederum einer dezimalen Zahl entspricht.
• Die beschriebene Schaltungsanordnung kann online, d. h. während einer Laufzeit der AD-Wandlung, möglicherweise auftretende Fehler erkennen. Dabei wird die Erkennung von Fehlern typischerweise auf Fehler fokussiert, die das Ausgangssignal und eine daraus abzuleitende Zahl z besonders stark verfälschen können. Durch eine in Ausgestaltung der Erfindung vorgenommene Konzentration auf Fehler, die das Ausgangssignal und eine daraus abzuleitende Zahl z besonders stark verfälschen, kann die Schaltungsanordnung zur Fehlererkennung unter geringem Aufwand realisiert werden.
• Eine im Rahmen der Erfindung vorgestellte Schaltungsanordnung kann unterschiedliche Fehler in einem Wandler erkennen, in dem nachfolgende Fehler auftreten können:
• - ein serieller Widerstand des Wandlers ist fehlerhaft, was sich durch einen Kurzschluss, eine Unterbrechung oder einen falschen Wert ergeben kann,
• - ein Komparator ist fehlerhaft,
• - ein Register, üblicherweise ein Speicherelement, ist fehlerhaft oder
• - eine Decoder-Logik ist fehlerhaft.
• Abhängig von der Ursache des Fehlers können bei einem Ausgangssignal ein oder mehrere Ausgangswerte und somit Bits falsch sein. Es ist deswegen sinnvoll, ein Verfahren zur Fehlererkennung einzusetzen, das auch Mehrbitfehler erkennt.
• Üblicherweise wird eine Zuordnung von Eingangswerten U_in zu Zahlen z definiert. Bei einer fehlerfreien AD-Wandlung geht aus einem bestimmten Eingangswert U_in eine bestimmte zugeordnete Zahl z hervor. Unter Berücksichtigung dieser Zuordnung wird ein Wertebereich für alle möglichen Zahlen z in p Unterbereiche i aufgeteilt. Entsprechend wird ein Wertebereich der Eingangswerte U_in in dazu korrespondierende p Unterbereiche i aufgeteilt.
• Dabei ist die Anzahl p der Unterbereiche kleiner als die Anzahl der üblicherweise ganzen Zahlen z, die als dezimale oder binäre Zahlen z dargestellt und/oder verarbeitet werden können. Demnach sind der bestimmte Eingangswert U_in und die zugeordnete bestimmte Zahl z zu einander korrespondierenden Unterbereichen zugeordnet. Somit ist bei einer Ausgestaltung des erfindungsgemäßen Verfahrens vorgesehen, dass überprüft wird, welchem Unterbereich i ein zu wandelnder Eingangswert U_in zugeordnet ist, und welchem Unterbereich i eine durch die AD-Wandlung hervorgehende Zahl z zugeordnet ist, wobei ein Fehler erkannt wird, wenn der Eingangswert U_in und die zugeordnete Zahl z Unterbereichen i, die zueinander nicht korrespondieren, zugeordnet sind.
• In weiterer Ausgestaltung umfasst ein m+1-ter Unterbereich i für niedrigwertige Zahlen z eine genauso große Menge, in der Regel eine kleinere oder größere Menge an Zahlen als ein m-ter Unterbereich i für höherwertige Zahlen z. Ent-sprechend ist ein m+1-ter Unterbereich i für Eingangswerte U_in, die niedrigwertigen Zahlen z zugeordnet sind, genauso groß, kleiner oder größer, wie ein m-ter Unterbereich i für Eingangswerte U_in, die höherwertigen Zahlen zugeordnet sind. Typischerweise umfasst das digitale Ausgangssignal n Bits und somit auch n Ausgangswerte, mit denen 2ⁿ binären Zahlen z dargestellt werden, die dezimalen Zahlen z entsprechen. Die Anzahl p der Unterbereiche i ist kleiner als 2ⁿ.
• Die erfindungsgemäße Schaltungsanordnung ist dazu ausgebildet, sämtliche Schritte des vorgestellten Verfahrens durchzuführen. Dabei können einzelne Schritte dieses Verfahrens auch von einzelnen Komponenten der Schaltungsanordnung durchgeführt werden. Weiterhin können Funktionen der Schaltungsanordnung oder Funktionen von einzelnen Komponenten der Schaltungsanordnung als Schritte des Verfahrens umgesetzt werden. Außerdem ist es möglich, dass Schritte des Verfahrens als Funktionen wenigstens einer Komponente der Schaltungsanordnung oder der gesamten Schaltungsanordnung realisiert werden.
• Weitere Vorteile und Ausgestaltungen der Erfindung ergeben sich aus der Beschreibung und den beiliegenden Zeichnungen.
• Es versteht sich, dass die voranstehend genannten und die nachstehend noch zu erläuternden Merkmale nicht nur in der jeweils angegebenen Kombination, sondem auch in anderen Kombinationen oder in Alleinstellung verwendbar sind, ohne den Rahmen der vorliegenden Erfindung zu verlassen.
• Figurenliste
• 1 zeigt in schematischer Darstellung einen als Flash-AD-Wandler ausgebildeten Analog-Digital-Wandler, für den eine Ausführungsform des erfindungsgemäßen Verfahrens durchführbar ist.
• 2 zeigt in schematischer Darstellung ein Beispiel für einen Fensterkomparator, der in einer Ausgestaltung einer erfindungsgemäßen Schaltungsanordnung verwendet werden kann.
• 3 zeigt ein Diagramm zur Einteilung der Wertebereiche von Nutzsignalen des AD-Wandlers aus 1 in Unterbereiche.
• 4 zeigt in schematischer Darstellung eine Ausgestaltung einer ersten erfindungsgemäßen Schaltungsanordnung zur Bereichsüberprüfung, die drei Fensterkomparatoren umfasst.
• 5 zeigt in schematischer Darstellung eine zweite Ausgestaltung einer erfindungsgemäßen Schaltungsanordnung zur Bereichsüberprüfung, die nur einen Fensterkomparator aufweist.
• 6 zeigt in schematischer Darstellung eine dritte Ausführungsform einer erfindungsgemäßen Schaltungsanordnung, die die erste Ausführungsform der erfindungsgemäßen Schaltungsanordnung aus 4 mit drei Fensterkomparatoren und einem zusätzlichen selbstprüfenden Prüfmodul umfasst.
• 7 zeigt in schematischer Darstellung eine vierte Ausführungsform einer erfindungsgemäßen Schaltungsanordnung, die die zweite Ausführungsform der erfindungsgemäßen Schaltungsanordnung aus 5 und einen zusätzlichen selbstprüfenden Fensterkomparator umfasst.
• Ausführungsformen der Erfindung
• Die Erfindung ist anhand von Ausführungsformen in den Zeichnungen schematisch dargestellt und wird nachfolgend unter Bezugnahme auf die Zeichnungen ausführlich beschrieben.
• Die Figuren werden zusammenhängend und übergreifend beschrieben, gleiche Bezugszeichen bezeichnen gleiche Komponenten.
• 1 zeigt in schematischer Darstellung eine Ausführungsform eines als AD-Wandler 41 ausgebildeten Wandlers mit einem Spannungsteiler 43, der sechs in Reihe geschaltete, als Reihenwiderstände ausgebildete erste Widerstände 45 mit Widerstandswerten R sowie zwei als Eingangswiderstände ausgebildete Widerstände 47, die jeweils einen Widerstandswert R/2 aufweisen, umfasst. Weiterhin umfasst der Wandler 41 sieben Komparatoren 491, 492, 493, 494, 495, 496, 497, ; sieben Speicherelemente 511, 512, 513, 514, 515, 516, 517 und einen Decoder 53.
• Mit dem in 2 schematisch dargestellten AD-Wandler 41 kann ein analoges Eingangssignal, hier eine Eingangsspannung 55 mit einem Eingangswert U_in, die an positiven Eingängen der Komparatoren 491, 492, 493, 494, 495, 496, 497 angelegt wird, digitalisiert werden. Dabei wird an dem Spannungsteiler 43 eine Referenzspannung 57 U_ref angelegt. Die über die Widerstände 45, 47 geteilte Referenzspannung 57 wird an negativen Eingängen der Komparatoren 491, 492, 493, 494, 495, 496, 497 angelegt.
• Weiterhin wird an einem Ausgang eines ersten Komparators 491 ein erster Komparatorzustand 591 k1, an einem Ausgang eines zweiten Komparators 492 ein zweiter Komparatorzustand 592 k2, an einem dritten Komparator 493 ein dritter Komparatorzustand 593 k3, an einem vierten Komparator 494 ein vierter Komparatorzustand 594 k4, an einem fünften Komparator 495 ein fünfter Komparatorzustand 595 k5, an einem sechsten Komparator 496 ein sechster Komparatorzustand 596 k6 und an einem siebten Komparator 497 ein siebter Komparatorzustand 597 k7 bereitgestellt.
• Diese bereitgestellten Komparatorzustände 591, 592, 593, 594, 595, 596, 597 k1, k2, k3, k4, k5, k6, k7 werden ersten Eingängen 61 (1D) der Speicherelemente 511, 512, 513, 514, 515, 516, 517 zugeführt. Den zweiten Eingängen 63 (C1) der Speicherelemente 511, 512, 513, 514, 515, 516, 517 wird jeweils das Taktsignal 65 CLK zugeführt.
• Außerdem wird von einem Ausgang Q des ersten Speicherelements 511 ein erstes T-Ausgangssignal 671 x1, von einem Ausgang Q des zweiten Speicherelements 512 ein zweites T-Ausgangssignal 672 x2, von einem Ausgang Q des dritten Speicherelements 513 ein drittes T-Ausgangssignal 673 x3, von einem Ausgang Q des vierten Speicherelements 514 ein viertes T-Ausgangssignal 674 x4, von einem Ausgang Q eines fünften Speicherelements 515 ein fünftes T-Ausgangssignal 675 x5, von einem Ausgang Q eines sechsten Speicherelements 516 ein sechstes T-Ausgangssignal 676 x6 und von einem Ausgang Q eines siebten Speicherelements 517 ein siebtes T-Ausgangssignal 677 x7 dem Decoder 53 zugeführt. Diese genannten T-Ausgangssignale 671, 672, 673, 674, 675, 676, 677 x1, x2, x3, x4, x5, x6, x7 bilden innerhalb des AD-Wandlers 41 einen sogenannten Thermometercode.
• Abschließend werden von dem Decoder 53 n = 3 digitale Ausgangswerte und somit n = 3 Bits 69, 71, 73 d1, d2, d3 bereitgestellt. Dabei steht ein nulltes Bit 69 d0 für einen Wert der nullten Potenz von 2, ein Wert eines ersten Bits 71 d1 für einen Wert einer ersten Potenz von 2 und ein zweites Bit 73 d2 für einen Wert der zweiten Potenz von 2. Jedes der drei Bits 69, 71, 73 d0, d1, d2 ist entweder 0 oder 1. Somit können unter Berücksichtigung einer Kombination der n = 3 Bits 69, 71, 73 d0, d1, d2 mit dem AD-Wandler 41 2ⁿ = 2³ = 8 digitale Zahlen z 000, 001, 010, 011, 100, 101, 110, die den dezimalen Zahlen z 0, 1, 2, 3, 4, 5, 6, 7 entsprechen, dargestellt werden.
• Analog-Digital-Wandler bzw. AD-Wandler 41 werden immer dann eingesetzt, wenn analoge Eingangssignale in digitale Ausgangssignale, die Zahlen z darstellen, umgewandelt werden. Diese Zahlen z können anschließend gespeichert und weiter verarbeitet werden. Das digitale Ausgangssignal d der Breite n, das n Bits umfasst, ist unter Beachtung der Abtast- und Quantisierungseffekte proportional zu dem Ausgangswert U_in, der analogen Eingangsspannung: $$d=\frac{U_{in}}{U_{LSB}}=\frac{d_{max}}{U_{ref}}{U}_{in}$$

  

  mit $$U_{LSB}=\frac{U_{ref}}{d_{max}}$$

  
• U_LSB stellt die Auflösung des AD-Wandlers 41 dar. Das in 1 gezeigte Beispiel des AD-Wandlers 41 mit der Breite n = 3 ist nach dem Parallelwandlungsprinzip und demnach als ein sogenannter Flash-AD-Wandler aufgebaut Dabei erzeugen sieben Komparatoren 491, 492, 493, 494, 495, 496, 497 und der Spannungsteiler 43 mit den acht Widerständen 45, 47 den sogenannten Thermometercode, der die T-Ausgangssignale 671, 672, 673, 674, 675, 676 ,677 x1, x2, x3, x4, x5, x6, x7 der Speicherelemente 511, 512, 513, 514, 515, 516, 517 umfasst. Der Thermometercode wird mit dem Decoder 53 in die üblicherweise binäre Zahl z, die durch die n = 3 Bits 69, 71, 73 d0, d1, d2 dargestellt wird, um- i gewandelt.
• In Tabelle 1 ist der Zusammenhang zwischen den Eingangswerten U_in der analogen Eingangsspannung 55, die auch Zahlen z entsprechen, den Komparatorenzuständen 591, 592, 593, 594, 595, 596, 597 k1, k2, k3, k4, k5, k6, k7 und den digitalen bzw. binären Ausgangswerten und somit Bits 69, 71, 73, d0, d1, d2 des Ausgangssignals, mit denen die Zahl z bereit- und/oder dargestellt wird, für den AD-Wandler 41 aus 1 angegeben. Es existieren noch weitere Schaltungen zu AD-Wandlung.
• Das vorgestellte Verfahren zur Fehlererkennung wird exemplarisch anhand des parallelen AD-Wandlers 41 aus 1 erläutert, das Verfahren ist jedoch prinzipiell bei allen AD-Wandler-Typen einsetzbar. So ist es möglich, mit AD-Wandlem Eingangswerte U_in in n Bits d0, d1, d2 eines Ausgangssignals und somit 2ⁿ Zahlen z umzuwandeln.

  Eingangsspannung	Komparatorenzustände	Ausgangswerte bzw. Bits
  z ≙ Uin in V	k7 k6 k5 k4 k3 k2 k1	z ≙ d2 d1 d0
  0	0 0 0 0 0 0 0	0 0 0
  1	0 0 0 0 0 0 1	0 0 1
  2	0 0 0 0 0 1 1	010
  3	0 0 0 0 1 1 1	0 1 1
  4	0 0 0 1 1 1 1	1 0 0
  5	0 0 1 1 1 1 1	1 0 1
  6	0 1 1 1 1 1 1	110
  7	1 1 1 1 1 1 1	111

• Tabelle 1: Zusammenhang zwischen dem Eingangswert U_in der Eingangsspannung, Komparatorenzuständen 591, 592, 593, 594, 595, 596, 597, k1, k2, k3, k4, k5, k6, k7 und den Ausgangswerten 69, 71, 73 d0, d1, d2 bei dem AD-Wandler 41 aus 1.
• Aus Tabelle 1 geht hervor, dass jeder Eingangswert U_in des Eingangssignals einer dezimalen Zahl z entspricht. Aus einem Eingangswert U_in bzw. der daraus abzuleitenden dezimalen Zahl z wird während der AD-Wandlung eine binäre Zahl z bereitgestellt, wobei die dezimale Zahl z und die binäre Zahl z denselben Wert repräsentieren.
• Die im Rahmen der Erfindung vorgesehenen, nachfolgend vorgestellten Schaltungsanordnungen sind dazu geeignet, eine Bereichsüberprüfung eines analogen Nutzsignals mit Hilfe von mindestens einem Fensterkomparator durchzuführen. In 2 ist ein Beispiel für einen derartigen Fensterkomparator 80 schematisch dargestellt.
• Dieser Fensterkomparator 80 umfasst drei in Reihe geschaltete Widerstände 82, 84, 86, nämlich einen ersten Widerstand 82 R1, einen zweiten Widerstand 84 R2 und einen dritten Widerstand 86 R3. Außerdem umfasst der Fensterkomparator 80 einen ersten Komparator 88 sowie einen zweiten Komparator 90. Die drei Widerstände 82, 84, 86 sind zwischen Masse 92 und einer Referenzspannung 94 U_ref in Reihe geschaltet. Ein Eingangswert U_in einer analogen Eingangsspannung als Eingangssignal 96 liegt hier an einem negativen Eingang des ersten Komparators 88 und an einem positiven Eingang des zweiten Komparators 90 an. Weiterhin liegt an einem positiven Eingang des ersten Komparators 88 eine Spannung an, die zwischen dem ersten Widerstand 82 und dem zweiten Widerstand 84 abgegriffen wird. An einem negativen Eingang des zweiten Komparators 90 liegt eine Spannung an, die zwischen dem zweiten Widerstand 84 und dem dritten Widerstand 86 abgegriffen wird. Ausgangssignale der beiden Komparatoren 88, 90 werden einem nachgeschalteten UND- bzw. AND-Gatter 98 zugeführt und logisch verknüpft. Der Fensterkomparator 80 liefert als Ergebnis ein Ausgangssignal 100 y dieser logischen UND-Verknüpfung.
• Der Durchlassbereich des Fensterkomparators 80 wird über die komparatorinternen Widerstände 82, 84, 86 R1, R2, R3 festgelegt. Für die Grenzspannungen ; des Fensterkomparators 80 gilt: $$U_1=\frac{R_3}{R_1+R_2+R_3}{U}_{ref}$$

  

  $$U_2=\frac{R_3+R_2}{R_1+R_2+R_3}{U}_{ref}$$

  
• Für das digitale Ausgangssignal 100 y des Fensterkomparators 80 gilt dann: $$\text{y}=\mathrm{1,}{\text{ falls U}}_1<{\text{U}}_{\text{in}}<{\text{U}}_{\text{2}},\text{ ansonsten ist y}=\text{0}$$

  
• Der Bereich zwischen den in den Formeln (3) und (4) definierten Spannungen U₁ und U₂ ist das sogenannte Fenster. Der Fensterkomparator 80 liefert als Ausgangssignal eine Eins, wenn sich der Eingangswert U_in der analogen Eingangsspannung 96 und somit das analoge Eingangssignal innerhalb des Fensterbereichs befindet, und ansonsten Null.
• Das in 3 dargestellte Diagramm umfasst eine Abszisse 110, entlang der Eingangswerte U_in einer Eingangsspannung als analoges Eingangssignal 57 ( 1) in Volt aufgetragen sind. Entlang einer Ordinate 112 sind absolute dezimale Zahlen z, die aus Kombinationen der digitalen Ausgangswerte bzw. Bits 69, 71, 73 d0, d1, d2 des Ausgangssignals des AD-Wandlers 41 aus 1 hervorgehen, angegeben. Eine stufenförmige Kurve 114 in dem Diagramm verdeutlicht eine Zuordnung der Eingangswerte U_in zu den Zahlen z.
• Die Abszisse 110 ist weiterhin in p = 3 Unterbereiche 116, 118, 120 i1, i2, i3 für Eingangswerte U_in aufgeteilt. Dabei werden durch einen ersten Unterbereich 116 i1 Eingangswerte U_in zwischen 5,4 Volt und 7 Volt abgedeckt. Mit einem zweiten Unterbereich 118 i2 werden Eingangswerte U_in zwischen 2,4 Volt und 5,6 Volt abgedeckt. Ein dritter Unterbereich 120 i3 ist dazu vorgesehen, Eingangswerte U_in der Eingangsspannung zwischen 0 Volt und 2,6 Volt abzudecken.
• Die Ordinate 112 ist ebenfalls in p = 3 Unterbereiche 122, 124, 126 i1, i2, i3 für Zahlen z, die aus Kombinationen der p = 3 Bits 69, 71, 79, d0, d1, d2 des digitalen Ausgangssignals gebildet werden, aufgeteilt. Dabei umfasst ein erster Unterbereich 122 i1 die dezimalen Zahlen 6 und 7, die den binären Zahlen 110, 111 entsprechen, der zweite Unterbereich 124 i2 umfasst die dezimalen Zahlen 3, 4 und 5, die den binären Zahlen 011, 100, 101 entsprechen und der dritte Unterbereich 126 i3 die dezimalen Zahlen 0, 1 und 2, die den binären Zahlen 000, 001, 010 entsprechen. Damit umfasst der erste Unterbereich 122 i1 nur zwei höherwertige Zahlen, wohingegen der zweite Unterbereich 124 i2 und der dritte Unterbereich 126 i3 jeweils drei niedrigwertigere Zahlen umfassen.
• Durch die gestrichelten Linien innerhalb des Diagramms ist angedeutet, dass die ersten Unterbereiche 116, 122 i1, die zweiten Unterbereiche 118, 124 i2 und die dritten Unterbereiche 120, 126 zueinander korrespondieren und somit einander zugeordnet sind. Demnach wird in Ausgestaltung des erfindungsgemäßen Verfahrens eine Aufteilung des Wertebereichs der Eingangswerte U_in und des Wertebereichs der dezimalen Zahlen z in die p = 3 Unterbereiche 116, 118, 120 i1, i2, i3 für die Eingangswerte U_in und in die p = 3 Unterbereiche 122, 124, 126 i1, i2, i3 für die Zahlen z vorgenommen, wobei sich die dezimalen Zahlen z durch Kombinieren und/oder Zusammensetzen der Bits d0, d1, d2, die die entsprechende Zahl z repräsentieren, ergeben.
• Beim Entwurf einer Ausführungsform einer erfindungsgemäßen Schaltungsanordnung zum Erkennen von Fehlem wird demnach der Wertebereich der Zahlen z, die durch die Bits d0, d1, d2 des Ausgangssignals d des AD-Wandlers 41 dargestellt sind, in mehrere, d. h. p = 3, Unterbereiche 122, 124, 126 i1, i2, i3 unterteilt. Der maximale Eingangswert U_max für die analogen Eingangswerte U_in beträgt hier 7 Volt. Das digitale Ausgangssignal besteht somit aus einer Zahl, die in der beschriebenen Ausführungsform drei Bits 69, 71, 73 d0, d1, d2 als digitale Ausgangswerte umfasst. Die Erfindung ist hier anhand eines Zahlenbeispiels, das der einfachen Erläuterung des Prinzips der vorgestellten Schaltung dient, dargestellt. Die Methode ist auf beliebige Wertebereiche für Eingangswerte U_in und 2ⁿ Zahlen z, die durch n Bits darstellbar sind, anwendbar.
• 4 zeigt in schematischer Darstellung eine erste Ausführungsform einer erfindungsgemäßen Schaltungsanordnung 130, die zum Erkennen von Fehlem eines als AD-Wandler 132 ausgebildeten Wandlers vorgesehen ist. Diesem AD-Wandler 132 wird ein zur Umwandlung vorgesehenes analoges Eingangssignal 134, das hier einer Eingangsspannung mit einem Eingangswert U_in entspricht, zugeführt und von dem AD-Wandler 132 in ein digitales Ausgangssignal 136d umgewandelt.
• Die Schaltungsanordnung 130 umfasst ein S&H-Glied 138 bzw. ein Sample-and-Hold-Glied, das auch als Abtast-Halte-Glied bzw. Glied zur Momentanwertabtastung bezeichnet wird. Nach Passieren dieses S&H-Glieds 138 wird das Eingangssignal 134 einerseits dem AD-Wandler 132 und andererseits jeweils einem Eingang eines von p = 3 Fensterkomparatoren 140, 142, 144 zugeführt, wobei ein mögliches Beispiel eines derartigen Fensterkomparators 80 in 2 schematisch dargestellt ist.
• An ersten Eingängen der Fensterkomparatoren 140, 142, 144 liegt jeweils eine Referenzspannung 146 U_ref an. Jedem der Fensterkomparatoren 140, 142, 144 ist ein AND-Gatter 148, 150, 152 nachgeschaltet. Dabei wird ein erstes Komparatorsignal 154 c1 des ersten Fensterkomparators 140 einem ersten Eingang des ersten AND-Gatters 148, ein zweites Komparatorsignal 156 c2 eines zweiten Fensterkomparators 142 einem ersten Eingang eines zweiten AND-Gatters 150 und ein drittes Komparatorsignal 158 c3 eines dritten Fensterkomparators 144 einem ersten Eingang eines dritten AND-Gatters 152 zugeführt.
• In der hier gezeigten Ausführungsform wird der Eingangswert U_in des analogen Eingangssignals einem von p = 3 möglichen Unterbereichen i1, i2, i3 zugeordnet. Je nach dem, in welchem Unterbereich i1, i2, i3 sich der Eingangswert U_in befindet, wird somit ein entsprechendes Komparatorsignal 154, 156, 158, c1, c2, c3 als Auswahlsignal bereitgestellt.
• Das digitale Ausgangssignal 136 des AD-Wandlers 134 wird einem Auswahlmodul 160 (Selektor) zugeführt. Über das Auswahlmodul 160 werden aus dem digitalen Ausgangssignal 136 ein erstes Auswahlsignal 162 s1, ein zweites Auswahlsignal 164 s2 und ein drittes Auswahlsignal 166 s3 gebildet. Bei dem Verfahren werden das erste Komparatorsignal 154 c1 und das erste Auswahlsignal 162 s1 mit dem ersten AND-Gatter 148 zu einem ersten Gattersignal 168 verknüpft. Entsprechend werden das zweite Komparatorsignal 156 c2 und das zweite Auswahlsignal 164 s2 mit dem zweiten AND-Gatter 150 zu einem zweiten Gattersignal 170 und das dritte Komparatorsignal 158 c3 und das dritte Auswahlsignal 166 s3 von dem dritten AND-Gatter 152 zu einem dritten Gattersignal 172 verknüpft. Diese drei gebildeten Gattersignale 168, 170, 172 werden von einem Auswahlmodul, das als Prüfmodul 174 ausgebildet ist, überprüft, wobei bei Vorliegen eines Fehlers in dem AD-Wandler 41 von dem Prüfmodul 174 ein Fehler gemeldet wird. a..
• Die in 4 schematisch dargestellte Schaltungsanordnung 130 kann in eine erste Teilschaltungsanordnung 175, eine zweite Teilschaltungsanordnung 177 und eine Prüfschaltungsanordnung 179 unterteilt werden. Dabei umfasst die erste Teilschaltungsanordnung 175 das Auswahlmodul 160 für einen Unterbereich i1, i2, i3 des digitalen Ausgangssignals, wobei einem Unterbereich i1, i2, i3 ein Auswahlsignal 162, 164, 166 s1, s2, s3 zugeordnet wird. Die zweite Teilschaltungsanordnung 177 umfasst als Komponenten die drei Fensterkomparatoren 140, 142, 144, die den Eingangswert U_in des analogen Eingangssignals einem Unterbereich i1, i2, i3 zuordnen und ein entsprechendes Komparatorsignal 154, 156, 158 c1, c2, c3 bilden. Demnach bilden die p = 3 Fensterkomparatoren 140, 142, 144 ein Auswahlmodul für das Eingangssignal 134. Die Prüfschaltungsanordnung 179 umfasst als Komponenten die AND-Gatter 148, 150, 152 und das Prüfmodul 174. Mit der Prüfschaltungsanordnung 179 werden die Komparatorsignale 154, 156, 158 c1, c2, c3 und die Auswahlsignale 162, 164, 166 s1, s2, s3 verglichen und überprüft, ob diese Unterbereiche i1, i2, i3, repräsentieren, die zueinander korrespondieren oder nicht.
• Eine Kombination der Bits bzw. digitalen Ausgangswerte des Ausgangssignals 136 repräsentiert eine Zahl z, die üblicherweise binär codiert bereitgestellt wird, aber auch dezimal dargestellt werden kann. Diese Zahl z wird mit dem Auswahlmodul 160 einem von p = 3 Unterbereichen zugeordnet. Je nach dem, welchem Unterbereich i1, i2, i3 die Zahl z und somit das Ausgangssignal zuzuordnen ist, wird von dem Auswahlmodul 160 und somit von der ersten Teilschaltungsanordnung 177 ein entsprechendes Auswahlsignal 162, 164, 166 s1, s2, s3 bereitgestellt.
• Die beschriebene Schaltungsanordnung 130 zur Fehlererkennung überprüft, ob das analoge Eingangssignal 134 und das digitale Ausgangssignal 136 in zueinander korrespondierenden Unterbereichen i1, i2, i3 eines jeweiligen Wertebereichs für Zahlen z und Eingangswerte U_in liegen. Bei der Schaltungsanordnung 130 aus 4 wird der Wertebereich der Zahlen z, die durch die Ausgangswerte des Ausgangssignals 136 des AD-Wandlers 132 bereitgestellt werden, entsprechend dem Diagramm aus 3 in p = 3 Unterbereiche 122, 124, 126 i1, i2, i3 aufgeteilt, die zu den p = 3 Unterbereichen 116, 118, 120 i1, i2, i3 für den Wertebereich des Eingangswerts U_in des analogen Eingangssignals 134 korrespondieren.
• Zu Beginn jeder Wandlungsperiode wird zunächst der aktuelle Eingangswert U_in des analogen Nutzsignals 134 durch das S&H-Glied 138 gespeichert. Weiterhin bestimmt das Auswahlmodul 160 (Selector) den Unterbereich i1, i2, i3, in dem sich das digitale Ausgangssignal 136 gerade befindet. Hierzu wird eine Kombination der Bits bzw. der Ausgangswerte i1, i2, i3 berücksichtigt und aus dieser Kombination die binäre Zahl z abgeleitet. In Abhängigkeit davon, in welchem Unterbereich i1, i2, i3 sich die Kombination der Ausgangswerte d0, d1, d2 bzw. Bits des digitalen Ausgangssignals 136 der AD-Wandlung befindet, wird einem der drei AND-Gatter 148, 150, 152 ein diesem Unterbereich i1, i2, i3 zugeordnetes Auswahlsignal 162, 164 s1, s2, s3 übermittelt. In Tabelle 2 ist die Wahrheitstabelle des Auswahlmoduls 160 angegeben. Tabelle 2 zeigt u. a., dass der erste Unterbereich i1 nur zwei höherwertige Zahlen, nämlich 110 und 111 bzw. 6 und 7 umfasst. Die beiden weiteren Unterbereiche i2 und i3 für niedrigwertige Zahlen umfassen dagegen jeweils drei und somit mehr Zahlen als der erste Unterbereich i1. Tabelle 2: Wahrheitstabelle des Selectors

  Digitales Ausgangssignal (Ausgangswerte)	Zahl	Auswahlsignal des Auswahlmoduls	Unterbereich
  d2 d1 d0	z	s3 s2 s1	i
  0 0 0	0	1 0 0	i3
  0 0 1	1	1 0 0	i3
  0 1 0	2	1 0 0	i3
  0 1 1	3	0 1 0	i2
  1 0 0	4	0 1 0	i2
  1 0 1	5	0 1 0	i2
  1 1 0	6	0 0 1	i1
  1 1 1	7	0 0 1	i1

• Das gespeicherte analoge Eingangssignal 134 wird an den drei Fensterkomparatoren 140 142, 144 angelegt. Die Fensterbereiche dieser Fensterkomparatoren 140, 142, 144 sind unterschiedlich und entsprechend den Unterbereichen i1, i2, i3 aus 3 aufgeteilt. Das analoge Eingangssignal 134 befindet sich demnach immer im Fenster des Fensterkomparators 140, 142, 144, der als Komparatorsignal 154, 156, 158 c1, c2, c3 eine logische Eins bereitstellt. Die Auswahlsignale 162, 164, 166 s1, s2, s3 und die Komparatorsignale 154, 156, 158 c1, c2, c3 werden über AND-Gatter 148, 150, 152 zu Gattersignalen verknüpft.
• Liegt das digitale Ausgangssignal 136 z. B. im zweiten Unterbereich i2, so ist das zweite Auswahlsignal 164 s2 = 1, liegt das analoge Eingangssignal 134 auch im zweiten Unterbereich i2, was im fehlerfreien Zustand der Fall ist, so ist das zweite Komparatorsignal 156 c2 = 1, dies führt zu einer Eins bei dem zweiten Gattersignal 172 b2. Alle anderen Gattersignale bi (i≠2) sind dann im fehlerfreien Fall Null. Dieser Zusammenhang wird durch das Prüfmodul 174 (Checker) überprüft. Tabelle 3 zeigt die Wahrheitstabelle des Prüfmoduls 174. Demnach erfolgt eine fehlerfreie AD-Wandlung, wenn ein Komparatorsignal 154, 156, 158 c1, c2, c3 und ein Auswahlsignal 162, 164, 166 s1, s2, s3, die einander korrespondierenden Unterbereichen i1, i2, i3 zugeordnet sind, eins sind. Tabelle 3: Wahrheitstabelle des Prüfblocks

  Gattersignal	Fehler (Error)
  b2 b1 b0
  0 0 0	1
  0 0 1	0
  0 10	0
  0 1 1	1
  1 0 0	0
  101	1
  110	1
  111	1

• Die Schaltungsanordnung 130 aus 4 erkennt u. a. diejenigen Fehler bei der AD-Wandlung, die das Ausgangssignal besonders stark verfälschen. Soll z. B. für das Eingangssignal 134 der Eingangswert U_in 7 V gewandelt werden und ist das MSB (most significant bit, höchstwertiges Bit) verfälscht, so wird der falsche sich aus den Gattersignalen 168, 170, 172 zusammengesetzte Wert 011 = 3 (vgl. Tabelle 3) für das digitale Ausgangssignal ausgegeben. In diesem Fall sind das zweite Auswahlsignal 164 s2 = 1 und das erste Komparatorsignal 154 c1 = 1. Al- . le anderen Komparatorsignale 156, 158 c2, c3 und Auswahlsignale 162, 166 s1, s3 sind Null. Dies führt dazu, dass alle Gattersignale 260, 170, 172 b1, b2, b3 null sind. Laut Tabelle 3 meldet das Prüfmodul 174 in diesem Fall einen Fehler. Die Grenzspannungen für die Unterbereiche i1, i2, i3 der drei Fensterkomparatoren 140, 142, 174 sind im Diagramm aus 3 gezeigt und in Tabelle 4 als Zahlenwerte angegeben. Diese Grenzspannungen werden über die internen Widerstände der einzelnen Fensterkomparatoren 140, 142, 144 eingestellt. Tabelle 4: Grenzspannungen der Fensterkomparatoren 140, 142, 144

  Fensterkomparatomummer	Unterbereich	Untere Grenzspannung	Obere Grenzspannung	Eingangswert Uin in V
  1	i1	U11 = 5,4 V	U12 = 7 V	6,7
  2	i2	U21 = 2,4 V	U22 = 5,6 V	3, 4, 5
  3	i3	U31 = 0 V	U 32 = 2,6 V	0,1,2

• In der Tabelle 4 ist auch erkennbar, dass sich die Werte der Grenzspannungen für die Unterbereiche i1, i2, i3 geringfügig überschneiden. Diese Überschneidung ist notwendig, um die Ungenauigkeit eines zu überprüfenden AD-Wandlers zu berücksichtigen. Wie groß die Überschneidungsbereiche jeweils sind, wird in Abhängigkeit der Eigenschaften des eingesetzten AD-Wandlers 41, 130 entschieden.
• 5 zeigt in schematischer Darstellung eine zweite Ausführungsform einer Schaltungsanordnung 180, die lediglich einen Fensterkomparator 182 aufweist und dazu ausgebildet ist, Fehler, die bei einem Betrieb eines als AD-Wandler 184 ausgebildeten Wandlers entstehen können, zu erkennen. Bei einer AD-Wandlung wird dem AD-Wandler 184 ein analoges Eingangssignal 186 über ein S&H-Glied 188 zugeführt. Der AD-Wandler 184 wandelt das analoge Eingangssignal 186 in ein digitales Ausgangssignal 190 d um.
• Zur Durchführung einer Ausführungsform des erfindungsgemäßen Verfahrens wird das digitale Ausgangssignal 190 einem als Fensterauswahlmodul 192 (Window-Selector) ausgebildete Auswahlmodul zugeführt, von dem je nach Wert des digitalen Ausgangssignals 190 entweder ein erstes Fensterauswahlsignal 194 ws1, ein zweites Fensterauswahlsignal 196 ws2 oder ein drittes Fensterauswahl-signal 198 ws3 einem ersten Widerstand 202 R1, einem zweiten Widerstand 204 R2, einem dritten Widerstand 206 R3, einem vierten Widerstand 208 R4 oder einem fünften Widerstand 210 R5 eines Widerstandsnetzwerks 201 übermittelt wird. Das Widerstandsnetzwerk 201 weist zudem einen Inverter 200 sowie einen ersten Schalter 212, einen zweiten Schalter 214, einen dritten Schalter 216, einen vierten Schalter 218 einen fünften Schalter 220 und einen sechsten Schalter 221 auf, die den Widerständen 202, 204, 206, 208, 210 zugeordnet sind. An dem Widerstandsnetzwerk 201 liegt eine Referenzspannung 222 U_ref an. Der Masse ist in 5 das Bezugszeichen 224 zugeordnet. Diese Fensterauswahlsignale 194, 196, 198 ws1, ws2, ws3 dienen hier als Auswahlsignale zur Auswahl von p = 3 Unterbereichen i1, i2, i3. In dieser Ausführungsform umfasst eine erste Teilschaltungsanordnung 233 der Schaltungsanordnung 180 als Komponenten das Fensterauswahlmodul 192 und das Widerstandsnetzwerk 201.
• Der Fensterkomparator 182 umfasst einen ersten Operationsverstärker 226 und einen zweiten Operationsverstärker 228, deren Ausgänge mit Eingängen eines NAND-Gatters 230 verbunden sind. Es ist in dieser zweiten Ausführungsform der erfindungsgemäßen Schaltungsanordnung 180 vorgesehen, dass eine zweite Teilschaltungsanordnung 235 einer Prüfschaltungsanordnung entspricht. Die Teilschaltungsanordnung 235 und die Prüfschaltungsanordnung umfassen als gemeinsame, als Auswahlmodul ausgebildete Komponente den Fensterkomparator 182.
• Mit der zweiten Ausführungsform der erfindungsgemäßen Schaltungsanordnung 180 aus 5 wird bei einer Ausführungsform des erfindungsgemäßen Verfahrens eine alternative Realisierung des Prinzips der Bereichsüberprüfung durchgeführt. Hier wird nur ein Fensterkomparator 182 als zweite Teilschaltungsanordnung 235 und somit Prüfschaltungsanordnung mit den zwei Operationsverstärkem 226, 228 und einem NAND-Gatter 230 als gemeinsame Komponenten verwendet. Der Fensterbereich und demnach mindestens einer von p = 3 Unterbereichen i1, i2, i3 dieses Fensterkomparators 182 ist variabel einstellbar und kann durch Zu- oder Abschalten verschiedener Widerstände 202, 204, 206, 208, 210 des Widerstandsnetzwerks 201 durch Öffnen und Schließen ausgewählter Schalter 212, 214, 216, 218, 220, 221 verändert werden. Die durch Verknüpfung der Widerstände 202, 204, 206, 208, 210 mit den Schaltern 212, 214, 216, 218, 220, 221 innerhalb des Widerstandsnetzwerks 201 gebildeten Fenster für die elektrische Spannung und somit Unterbereiche i1, i2, i3 werden durch das Fensterauswahlmodul 192 (Window-Selector) zu- oder abgeschaltet. Wie hier der Verlauf der Leitungen von dem Fensterauswahlblock 192 zu den Schaltern 212, 214, 216, 218, 220, 221 zeigt, wird mit dem ersten Fensterauswahlsignal 194 ws1 der Schalter 221 geöffnet oder geschlossen. Mit dem zweiten Fensterauswahlsignal 196 ws2 wird der Schalter 212 geöffnet oder geschlossen. Die weiteren Schalter 214, 216, 218, 220 werden mit dem dritten Fensterauswahlsignal ws3 198 geöffnet oder geschlossen. Das Fensterauswahlmodul 192 bestimmt aus dem digitalen Ausgangssignal 190 d das momentan gültige Fenster und somit den gültigen Unterbereich i1, i2, i3. In Tabelle 5 ist die Wahrheitstabelle des Fensterauswahlmoduls 192 (Window Selector) als Auswahlmodul angegeben. Tabelle 5: Wahrheitstabelle des Window-Selectors

  Bits des digitalen Ausgangssignals	Window-Selector/ FensterAuswahlsignal	Unterbereich	Zahl
  d2 d1 d0	ws3 ws2 ws1	i	z
  0 0 0	1 1 1	i3	0
  0 0 1	1 1 1	i3	1
  0 1 0	1 1 1	i3	2
  0 1 1	1 0 0	i2	3
  1 0 0	1 0 0	i2	4
  1 0 1	1 1 0	i2	5
  1 1 0	0 1 0	i1	6
  1 1 1	0 1 0	i1	7

• Die Einteilung des Wertebereiches DA-Wandlers 184 in die p = 3 Unterbereiche i1, i2, i3 entspricht hier der Einteilung entsprechend dem Diagramm aus 3 und den Werten aus der Tabelle 4. Ebenso können auch die Grenzspannungen des Diagramms aus 3 durch das Widerstandsnetzwerk 201 mit den Widerständen 202, 204, 206, 208, 210, R1, R2, R3, R4, R5 der Schaltungsanordnung 180 eingestellt werden. Dies führt zum folgenden Gleichungssystem: $$U_{11}=\frac{R_3}{R_1+R_2}{U}_{ref}$$

  

  $$U_{22}=\frac{R_3+R_4}{R_3+R_4+R_5}{U}_{ref}$$

  

  $$U_{21}=\frac{R_3}{R_3+R_4+R_5}{U}_{ref}$$

  

  $$U_{32}=\frac{R_1\Vert R_3}{R_1\Vert R_3+R_5}{U}_{ref}$$

  
• Dabei gilt: $$R_x\Vert R_y=\frac{Rx\cdot R_y}{R_x+R_y}$$

  
• Werden nun die Widerstände 202, 204, 206, 208, 210 R1, R2, R3, R4, R5 so gewählt, dass das Gleichungssystem, das die Gleichungen (6), (7), (8), (9) umfasst, erfüllt ist, so werden die Grenzspannungen des Diagramms aus 3 eingehalten und die Schaltungsanordnung 180 zur Fehlererkennung in 5 erkennt alle Fehler, bei denen der Eingangswert des analogen Eingangssignals 186 und die Zahl z, die aus einer Kombination der Ausgangswerte bzw. Bits d0, d1, d2 des digitalen Ausgangssignals 190 gebildet wird, in unterschiedlichen Unterbereichen i1, i2, i3, die nicht zueinander korrespondieren, liegen.
• Abhängig von der verwendeten Technologie benötigt die Schaltungsanordnung 180 aus 5 weniger Fläche als die Schaltungsanordnung 130 aus 4. Das Widerstandsnetzwerk 201 in 5 ist nur ein Beispiel, es existieren weitere Widerstandsnetzwerke, die entsprechende Grenzspannungen für die vorgesehenen Unterbereiche i1, i2, i3 liefem.
• Bei besonders hohen Anforderungen an die Zuverlässigkeit einer elektronischen Schaltung ist vorgesehen, auch Fehler im Prüfmodul 174 (Checker) in der Schaltungsanordnung 130 aus 4 zu erkennen, hierzu ist das Prüfmodul 174 selbstprüfend auszubilden.
• In der in 6 schematisch dargestellten dritten Ausführungsform einer erfindungsgemäßen Schaltungsanordnung 250, die sämtliche Komponenten der ersten Ausführungsform der erfindungsgemäßen Schaltungsanordnung 130 aus 4 umfasst, ist neben dem ersten Prüfmodul 174 ein zweites Prüfmodul 274 vorgesehen. Die Eingänge des zweiten Prüfmoduls 274 sind in entsprechender Weise wie die Eingänge des ersten Prüfmoduls 174 mit den Ausgängen der AND-Gatter 148, 150, 152 verbunden. Die AND-Gatter 148, 150, 150 und die beiden als Auswahlmodule vorgesehenen Prüfmodule 174, 274 bilden hier eine Prüfschaltungsanordnung 279. Dabei sind die Prüfmodule 174, 274 sich gegenseitig prüfend und somit selbstprüfend ausgebildet
• Im fehlerfreien Fall sind hier beide Fehlersignale e1 und e2, die als Ausgangssignale der beiden Prüfmodule 174, 274 bereitgestellt werden, null. Tritt ein Fehler im AD-Wandler 132, in einem der Fensterkomparatoren 140, 142, 144, in dem Auswahlmodul 160 (Selector) oder in einem AND-Gatter auf, so liefem beide Ausgangs- bzw. Fehlersignale e1, e2 eine logische Eins. Tritt ein Fehler in einem der beiden Prüfmodule 174, 274 auf, so ist eines der Fehlersignale eins während das andere Fehlersignal null ist. Auf diese Weise wird ein Fehler in zumindest einem der Prüfmodule 174, 272 nach außen signalisiert.
• In der Schaltungsanordnung 180 aus 5 können die Operationsverstärker 226, 228 sowie das NAND-Gatter 230 als Komponenten des Fensterkomparators 182 bei besonders hohen Sicherheitsanforderungen selbstprüfend ausgebildet sein. Hier bietet sich der zweifache Aufbau der Operationsverstärker 226, 228, 326, 328 und des NAND-Gatters 230, 330 und somit eine doppelte Ausführung des Fensterkomparators 182, 382 an, wie es in der vierten Ausführungsform der erfindungsgemäßen Schaltungsanordnung 280 aus 7 schematisch dargestellt ist. Diese vierte Ausführungsform der Schaltungsanordnung 280 umfasst neben dem zweiten Fensterkomparator 382 dieselben Komponenten wie die zweite Ausführungsform der erfindungsgemäßen Schaltungsanordnung 180 aus 5. Demnach bilden die beiden Fensterkomparatoren 182, 382 als Auswahlmodule die Komponenten einer zweiten Teilschaltungsanordnung 335, die hier zugleich einer Prüfschaltungsanordnung entspricht.
• Im fehlerfreien Fall sind beide von den NAND-Gattern 230, 330 bereitgestellten Fehlersignale e1 und e2 null. Tritt ein Fehler im AD-Wandler 184, im Fensterauswahlmodul 192 (Window-Selector) oder im Widerstandsnetzwerk 201 auf, so liefem beide Fehlersignale e1, e2 eine logische Eins. Tritt ein Fehler in einem Operationsverstärker 226, 228, 326, 328 oder einem NAND-Gatter 230, 330 auf, so ist eines der Fehlersignale eins während das andere Fehlersignal null ist.
• Bei einer Ausführung des erfindungsgemäßen Verfahrens wird der Wertebereich eines AD-Wandlers, 132, 184 in mehrere, üblicherweise p, Unterbereiche i1, i2, i3 aufgeteilt. Die Anzahl p der Unterbereiche i1, i2, i3 hängt davon ab, wie viele Fehler mit der Schaltungsanordnung 130, 180, 250, 280 zur Durchführung des Verfahrens erkannt werden sollen. Hier kann abhängig von der jeweiligen Anwendung ein Kompromiss zwischen Hardware-Aufwand und Fehlerabdeckung vorgesehen sein.
• Eine erste Teilschaltungsanordnung 175, 233 wertet das digitale Ausgangssignal eines als AD-Wandler ausgebildeten Wandlers aus und bestimmt, in welchem Unterbereich i1, i2, i3 sich eine aktuelle digitale Zahl z, die durch Kombination der Bits des digitalen Ausgangssignals bereitgestellt wird, befindet.
• Eine zweite, weitere Teilschaltungsanordnung 177, 335 wertet das analoge Eingangssignal 134, 186 eines als AD-Wandler 132, 184 ausgebildeten Wandlers aus und bestimmt, in welchem Unterbereich i1, i2, i3 sich der aktuelle Eingangswert U_in des analogen Eingangssignals 134, 186 befindet. Diese zweite Teilschaltungsanordnung 177, 335 kann entweder mit mehreren Fensterkomparatoren 140, 142, 144 mit jeweils unterschiedlichen Grenzspannungen als Auswahlmodul oder mit nur einem Fensterkomparator 182, 382 mit variablen Grenzspannungen als Auswahlmodul realisiert werden.
• Eine Prüfschaltungsanordnung 179, 279, die in einer ersten Variante mindestens ein Prüfmodul 174, 274 und in einer zweiten Variante (5 und 7) mindestens einen variabel einstellbaren Fensterkomparator 182, 382 umfasst, überprüft, ob die aktuellen Unterbereiche i1, i2, i3 für den Eingangswert U_in des analogen Ein- i gangssignals und für die Zahl z, die durch eine Kombination der Ausgangswerte des digitalen Ausgangssignals gebildet wird, zueinander korrespondieren. Das mindestens eine Prüfmodul 174, 274 bzw. der mindestens eine variable Fensterkomparator 182, 382 ist in weiterer Ausgestaltung selbstprüfend ausgebildet. In den in den 5 und 7 gezeigten Ausführungsformen entspricht die Prüfschaltungsanordnung der zweiten Teilschaltungsanordnung 177, 235.
• Die evtl. vorhandenen Fehler werden online, d. h. zur Laufzeit, und somit während der AD-Wandlung erkannt. Dadurch können permanente und transiente Fehler detektiert werden.
• In der Schaltungsanordnungen 130, 180 aus den 4 und 5 ist jeweils ein Ausgang für ein Fehlersignal vorhanden, der einen Fehler in der DA-Wandlung signalisiert. Dieses Fehlersignal wird entweder direkt zum Ausgang einer Gesamtschaltung, die die gezeigte Schaltungsanordnung 130, 180 sowie den AD-Wandler 132, 184 umfasst, geführt oder mit anderen Signalen zu einem Fehlerflag zusammengefasst, der dann auch am Ausgang sichtbar ist.
• Die Erfindung eignet sich für alle elektronischen Schaltungen mit AD-Wandlem 41, 132, 184, typischerweise für sicherheitskritische Anwendungen, wie z. B. ASICs, die Informationen für Funktionen wie ABS oder ESP im Kraftfahrzeug liefern.

Claims (10)

1. Verfahren zum Erkennen von Fehlern eines AD-Wandlers (132, 184), der zur Umwandlung eines analogen Eingangssignals (134, 186) in ein digitales Ausgangssignal (136, 190) ausgebildet ist, wobei vorgesehen ist, dass das digitale Ausgangssignal (136, 190) eine Zahl z repräsentiert, die bei einer vorgenommenen AD-Wandlung aus einem Eingangswert U_in des analogen Eingangssignals (134, 186) hervorgeht, wobei bei dem Verfahren ein Wertebereich für alle möglichen Zahlen z in Unterbereiche (116, 118, 120) und ein Wertebereich für alle möglichen Eingangswerte U_in in Unterbereiche (122, 124, 126) aufgeteilt wird, wobei ein Eingangswert U_in und eine dazu korrespondierende Zahl z jeweils einander korrespondierenden Unterbereichen (116, 118, 120, 122, 124, 126) zugeordnet werden, wobei bei dem Verfahren überprüft wird, welchem Unterbereich (116, 118, 120) ein zu wandelnder Eingangswert U_in zugeordnet ist, und welchem Unterbereich (122, 124, 126) eine durch den AD-Wandler (132, 134) ermittelte Zahl z zugeordnet ist, wobei ein Fehler erkannt wird, wenn die Zahl z und der Eingangswert U_in Unterbereichen (116, 118, 120, 122, 124, 126), die nicht zueinander korrespondieren, zugeordnet sind.
2. Verfahren nach Anspruch 1, bei dem eine Anzahl an Unterbereichen (116, 118, 120, 122, 124, 126) kleiner als eine Anzahl der Zahlen z gewählt wird, und bei dem eine erste Menge für höherwertige Zahlen z in einem m-ten Unterbereich (116, 118, 120) zusammengefasst wird und eine Menge niedrigwertiger Zahlen z in einem m+1-ten Unterbereich (116, 118, 120) zusammengefasst wird, wobei eine Menge an niedrigwertigen Zahlen z genauso groß, größer oder kleiner wie die erste Menge an höherwertigen Zahlen z ist, wobei ein m-1-ter Unterbereich (122, 124; 126) für Eingangswerte U_in, aus denen niedrigwertige Zahlen z hervorgehen, mindestens genauso groß, größer oder kleiner als ein m-ter Unterbereich (122, 124, 126) für Eingangswerte U_in, aus denen höherwertige Zahlen z hervorgehen, gewählt wird.
3. Schaltungsanordnung zum Erkennen von Fehlern eines AD-Wandlers (132, 184), der zur Umwandlung eines analogen Eingangssignals (134, 186) in ein digitales Ausgangssignal (136, 190) ausgebildet ist, wobei vorgesehen ist, dass das digitale Ausgangssignal (136, 190) eine Zahl z repräsentiert, die bei einer vorgenommenen AD-Wandlung aus einem Eingangswert U_in des analogen Eingangssignals (134, 186) hervorgeht, dabei umfasst die Schaltungsanordnung (130, 180, 250, 280) eine erste Teilschaltungsanordnung (173, 233), die einen Wertebereich für alle möglichen Zahlen z in Unterbereiche (116, 118, 120) aufteilt, eine zweite Teilschaltungsanordnung (177, 235, 335), die einen Wertebereich für alle möglichen Eingangswerte U_in in Unterbereiche (122, 124, 126) aufteilt, und mindestens eine Prüfschaltungsanordnung (179, 279), die einen Eingangswert U_in und eine dazu korrespondierende Zahl z jeweils einander korrespondierenden Unterbereichen (116, 118, 120, 122, 124, 126) zuordnet, wobei die zweite Teilschaltungsanordnung (177, 235, 335) überprüft, welchem Unterbereich (116, 118, 120) ein zu wandelnder Eingangswert U_in zugeordnet ist, wobei die erste Teilschaltungsanordnung (173, 233) überprüft, welchem Unterbereich (122, 124, 126) eine durch den AD-Wandler (132, 134) ermittelte Zahl z zugeordnet ist, und wobei die mindestens eine Prüfschaltungsanordnung (179, 279) einen Fehler erkennt, wenn die Zahl z und der Eingangswert U_in Unterbereichen (116, 118, 120, 122, 124, 126), die nicht zueinander korrespondieren, zugeordnet sind.
4. Schaltungsanordnung nach Anspruch 3, bei der die erste Teilschaltungsanordnung (175, 233) mindestens ein Auswahlmodul umfasst, das ermittelt, welchem Unterbereich (122, 124, 126) eine Zahl z, die durch das digitale Ausgangssignal (136, 190) repräsentiert wird, zuzuordnen ist, und das ein entsprechendes Auswahlsignal bereitstellt, bei der die zweite Teilschaltungsanordnung (177, 235, 335) mindestens ein Auswahlmodul umfasst, das ermittelt, welchem Unterbereich ein Eingangswert U_in des analogen Eingangssignal (134, 186) zuzuordnen ist und ein entsprechendes Auswahlsignal bereitstellt, und bei der die mindestens eine Prüfschaltungsanordnung (179, 279) mindestens ein Auswahlmodul aufweist, das die beiden Auswahlsignale vergleicht und einen Fehler erkennt, falls diese verschiedenen Unterbereiche (116, 118, 120, 122, 124, 126), die nicht zueinander korrespondieren, repräsentieren.
5. Schaltungsanordnung nach Anspruch 3 oder 4, bei der die erste Teilschaltungsanordnung (233) ein Widerstandsnetzwerk (201) aufweist, das das Auswahlsignal mindestens einem Eingang der mindestens einen Prüfschaltungsanordnung (179, 279) zuführt.
6. Schaltungsanordnung nach einem der Ansprüche 3 bis 5, bei der die zweite Teilschaltungsanordnung (235, 335) als variabel einstellbarer Fensterkomparator (182, 382) ausgebildet ist, der den Eingangswert U_in des analogen Eingangssignals (186) einem von p Unterbereichen (116, 118, 120) zuordnet.
7. Schaltungsanordnung nach einem der Ansprüche 3 bis 5, bei der die zweite Teilschaltungsanordnung (177) p Fensterkomparatoren (140, 142, 144) aufweist, die den Eingangswert U_in des analogen Eingangssignals (186) einem von p Unterbereichen (116, 118, 120) zuordnen.
8. Schaltungsanordnung nach einem der Ansprüche 3 bis 7, bei der die zweite Teilschaltungsanordnung (235, 335) und die mindestens eine Prüfschaltungsanordnung mindestens eine gemeinsame Komponente aufweisen.
9. Schaltungsanordnung nach einem der Ansprüche 3 bis 8, bei der die mindestens eine Prüfschaltungsanordnung (179, 279) mindestens ein doppelt ausgeführtes, selbstprüfendes Auswahlmodul aufweist.
10. Schaltungsanordnung nach einem der Ansprüche 4 bis 9, bei der die Prüfschaltungsanordnung (179, 279) mindestens ein Prüfmodul (174, 274) aufweist.

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