DE102010029693A1

DE102010029693A1 - Schaltungsanordnung zum Erkennen eines Fehlers eines Wandlers

Info

Publication number: DE102010029693A1
Application number: DE102010029693A
Authority: DE
Inventors: Natalja Kehl; Frank Freund
Original assignee: Robert Bosch GmbH
Current assignee: Robert Bosch GmbH
Priority date: 2010-06-04
Filing date: 2010-06-04
Publication date: 2011-12-08
Also published as: US20110298471A1; US8698506B2; CN102291142A

Abstract

Die Erfindung betrifft eine Schaltungsanordnung (81) zum Erkennen eines Fehlers eines Wandlers, die dazu ausgebildet ist, ein analoges Nutzsignal (107) und ein digitales Nutzsignal (105) des Wandlers jeweils zu integrieren und zu überprüfen, wann das integrierte analoge Nutzsignal (107) einen bestimmten Schwellwert (117) erreicht und wann das integrierte digitale Nutzsignal (105,) einen bestimmten Schwellwert erreicht, wobei die Schaltungsanordnung (81) für den Wandler einen Fehler erkennt, wenn die Schwellwerte (117) nicht innerhalb eines definierten Zeitfensters erreicht werden.

Description

Die Erfindung betrifft eine Schaltungsanordnung und ein Verfahren zum Erkennen eines Fehlers eines Wandlers.
Stand der Technik
Digital-Analog-Wandler (DA Wandler) werden immer dann eingesetzt, wenn als Eingangssignal digitale Zahlenwerte, die z. B. in einem Speicherbaustein abgelegt sind, in eine (quasi) analoge Spannung als Ausgangssignal umgesetzt werden müssen. Das Ausgangssignal und somit eine Ausgangsspannung U_a ist dabei proportional zum Produkt aus einem digitalem Eingangssignal d und einer Referenzspannung U_ref.
Entsprechend kann mit einem Wandler, der als Analog-Digital-Wandler (AD-Wandler) ausgebildet ist, eine analoge Eingangsspannung als Eingangssignal in ein digitales Ausgangssignal umgewandelt werden.
Allerdings können bei DA-Wandlern sowie bei AD-Wandlern während des Betriebs Fehler auftreten, die erkannt werden sollten, um die Betriebssicherheit eines derartigen Wandlers zu verbessern.
Ein Verfahren zur Fehlererkennung in mehreren AD-Wandlern bzw. DA-Wandlern ist in der Druckschrift US 5 583 502 A beschrieben. Das Verfahren kann mit einem Schaltkreis durchgeführt werden, der eine Koinzidenzschaltung aufweist, die dazu ausgebildet ist, Ausgangssignale der Wandler zu verarbeiten, um ein übereinstimmendes Nachweissignal bereitzustellen. Außerdem weist der Schaltkreis eine von der Koinzidenzschaltung gesteuerte Ausgabeeinheit auf, die dazu ausgebildet ist, ein Ergebnis einer für die Wandler durchgeführten Überprüfung bereitzustellen. Hier werden allerdings für einen Test mehrere Wandler benötigt, was zu einem relativ hohen Hardware-Aufwand führt.
Die Anwendung einer alternierenden Logik zum Absichern eines AD-Wandlers wird in der Veröffentlichung "Test Generation and Concurrent Error Detection in Current-Mode A/D Converters" IEEE, 1995 von Wey, Chin-Long, Shoba Krishnan und Sondes Sahli vorgeschlagen. Hier wird zuerst der zu messende Strom It1 = Iin digitalisiert, das Ergebnis wird in einem Register gespeichert und im nächsten Schritt wird der Strom It2 = Iref – Iin gewandelt. Die beiden so gewonnenen digitalen Werte werden anschließend miteinander verglichen. Im fehlerfreien Fall ist der zweite Wert zu dem ersten Wert komplementär. Diese Methode basiert auf Zeitredundanz, d. h. die Taktdauer des AD-Wandlers muss größer oder gleich der doppelten Wandlungszeit sein, damit zwei Wandlungen während einer Taktperiode durchgeführt werden können. Diese Voraussetzung kann jedoch nicht bei jeder Anwendung erfüllt werden.
In der Veröffentlichung "A Proposal for Error Tolerating Codes" IEEE, 1993 von Matsubara, Takashi und Yoshiaki Koga wird die Anwendung von fehlertoleranten Codes für AD-Wandler vorgeschlagen. Hier werden Fensterkomparatoren verwendet, die eine logische Eins liefern, wenn die analoge Eingangsspannung in einem bestimmten Bereich liegt. Dabei wird für jedes Bit, das von dem AD-Wandler erzeugt wird, ein Fensterkomparator verwendet, wobei die einzelnen Komparatoren unterschiedliche Spannungsbereiche aufweisen. Somit können die Ausgänge der Fensterkomparatoren einen fehlertoleranten Code realisieren. Dieses Verfahren bietet jedoch keine 100%-ige Fehlerabdeckung.
Offenbarung der Erfindung
Vor diesem Hintergrund werden eine Schaltungsanordnung und ein Verfahren mit den Merkmalen der unabhängigen Patentansprüche vorgestellt. Weitere Ausgestaltungen der Erfindung ergeben sich aus den abhängigen Patentansprüchen und der Beschreibung.
Mit der Erfindung werden u. a. eine Schaltungsanordnung und ein Verfahren zur Fehlererkennung in AD- und/oder DA-Wandlern durch Integration eines analogen und eines digitalen Nutzsignals und Vergleich einer Eigenschaft der integrierten Nutzsignale bereitgestellt.
Die im Rahmen der Erfindung vorgesehene Fehlererkennung für Wandler, d. h. für AD-Wandler und/oder DA-Wandler, basiert auf der Integration des analogen und des digitalen Nutzsignals. Im fehlerfreien Fall erreichen beide integrierten Nutzsignale zeitnah zueinander einen bestimmten Schwellwert. In der Regel ist für das integrierte analoge Nutzsignal ein eigener Schwellwert und für das integrierte digitale Nutzsignal ein eigener Schwellwert zu bestimmen. Durch Überprüfung eines Zeitfensters, innerhalb dessen die integrierten Nutzsignale die bestimmten Schwellwerte erreichen sollten, werden permanente Fehler und Driftfehler in der Wandlung sowohl von analog zu digital als auch von digital zu analog erkannt. Die Erkennung von möglicherweise vorhandenen Fehlern erfolgt on-line, d. h. zur Laufzeit des zu kontrollierenden Wandlers, so dass eine Umwandlung eines Nutzsignals nicht unterbrochen wird.
Üblicherweise erreicht das integrierte analoge Nutzsignal den für dieses integrierte analoge Nutzsignal vorgesehenen, typischerweise analogen Schwellwert zu einem Zeitpunkt t_A. Das integrierte digitale Nutzsignal erreicht den für dieses integrierte digitale Nutzsignal vorgesehenen, typischerweise digitalen Schwellwert zu einem Zeitpunkt t_D. Befinden sich beide Zeitpunkte t_A, t_D innerhalb des Zeitfensters, d. h. ist eine Zeitspanne zwischen den beiden Zeitpunkten t_A, t_D kleiner gleich einer Länge eines Intervalls, das durch das Zeitfenster festgelegt ist, so ist der zu überprüfende Wandler fehlerfrei, ansonsten liegt ein Fehler vor.
Bei einem AD-Wandler wird ein analoges Eingangssignal als analoges Nutzsignal in ein digitales Ausgangssignal bzw. Nutzsignal umgewandelt, wohingegen bei einem DA-Wandler ein digitales Nutzsignal als Eingangssignal in ein analoges Nutzsignal als Ausgangssignal umgewandelt wird. Dabei kann ein digitales Nutzsignal mehrere digitale Zahlenwerte, die auch als digitale Teil-Nutzsignale bezeichnet werden, umfassen.
Bei dem erfindungsgemäßen Verfahren werden in Ausgestaltung beide Nutzsignale überwacht. Weiterhin wird überprüft, ob die Nutzsignale nach einer Bearbeitung eine bestimmte Bedingung erfüllen. Zur Durchführung des Verfahrens ist es unerheblich, ob nun das digitale Nutzsignal das zu wandelnde Eingangssignal und das analoge Nutzsignal das durch Umwandlung erzeugte Ausgangssignal ist, oder ob aus dem analogen Nutzsignal als Eingangssignal das digitale Nutzsignal als Ausgangssignal gewandelt wird.
Unabhängig von einer Art der Wandlung werden das analoge Nutzsignal und das digitale Nutzsignal zur Erkennung eines Fehlers gleichartig modifiziert und verglichen. Es ist lediglich erforderlich, das digitale und das analoge Nutzsignal hierfür vorgesehenen Eingängen einer Ausführungsform der erfindungsgemäßen Schaltungsanordnung zuzuführen. In Ausgestaltung ist es sogar möglich, eine Schaltungsanordnung bereitzustellen, die dazu geeignet ist, sowohl einen AD-Wandler als auch einen DA-Wandler auf Fehler zu untersuchen.
Eine derartige Untersuchung eines Wandlers auf das mögliche Vorliegen eines Fehlers erfolgt parallel zu einer jeweils durchzuführenden Wandlung. Unabhängig von der Art der Wandlung werden innerhalb der Schaltungsanordnung für das analoge Nutzsignal und das digitale Nutzsignal in der Regel dieselben elektrotechnischen Module verwendet. Da im Rahmen des beschriebenen Verfahrens untersucht wird, wann beide integrierten Nutzsignale einen jeweils vorgesehenen Schwellwert erreichen, ist lediglich zu beachten, dass das Eingangssignal während der durchzuführenden Untersuchung zumindest einmal verzögert wird, da das Ausgangssignal erst aus dem bereits existierenden Eingangssignal erzeugt wird. Ein digitales Nutzsignal kann mehrere digitale Teil-Nutzsignale umfassen, wobei ein digitales Teil-Nutzsignal eine Stelle und/oder Potenz einer durch das digitale Nutzsignal repräsentierten Zahl steht.
Die erfindungsgemäße Schaltungsanordnung ist dazu ausgebildet, sämtliche Schritte des vorgestellten Verfahrens durchzuführen. Dabei können einzelne Schritte dieses Verfahrens auch von einzelnen Komponenten der Schaltungsanordnung durchgeführt werden. Weiterhin können Funktionen der Schaltungsanordnung oder Funktionen von einzelnen Komponenten der Schaltungsanordnung als Schritte des Verfahrens umgesetzt werden. Außerdem ist es möglich, dass Schritte des Verfahrens als Funktionen wenigstens einer Komponente der Schaltungsanordnung oder der gesamten Schaltungsanordnung realisiert werden.
Weitere Vorteile und Ausgestaltungen der Erfindung ergeben sich aus der Beschreibung und den beiliegenden Zeichnungen.
Es versteht sich, dass die voranstehend genannten und die nachstehend noch zu erläuternden Merkmale nicht nur in der jeweils angegebenen Kombination, sondern auch in anderen Kombinationen oder in Alleinstellung verwendbar sind, ohne den Rahmen der vorliegenden Erfindung zu verlassen.
Kurze Beschreibung der Zeichnungen
1 zeigt in schematischer Darstellung ein Beispiel für einen DA-Wandler zur Umsetzung eines DA-Wandlungspririzips.
2 zeigt in schematischer Darstellung ein Beispiel für einen AD-Wandler.
3 zeigt in schematischer Darstellung eine erste Ausführungsform einer erfindungsgemäßen Schaltungsanordnung für einen DA-Wandler.
4 zeigt in schematischer Darstellung eine zweite Ausführungsform einer erfindungsgemäßen Schaltungsanordnung für einen AD-Wandler.
5 zeigt in schematischer Darstellung ein Beispiel für einen digitalen Integrier-Block als eine Komponente einer Ausführungsform einer erfindungsgemäßen Schaltungsanordnung.
6 zeigt in schematischer Darstellung ein Beispiel für einen analogen Vergleichs-Block (Komparator) als eine Komponente einer Ausführungsform einer erfindungsgemäßen Schaltungsanordnung.
7 zeigt in schematischer Darstellung ein erstes Beispiel für einen analogen Integrier-Block als eine Komponente einer Ausführungsform einer erfindungsgemäßen Schaltungsanordnung.
8 zeigt in schematischer Darstellung ein zweites Beispiel für einen analogen Integrier-Block als eine Komponente einer Ausführungsform einer erfindungsgemäßen Schaltungsanordnung.
Ausführungsformen der Erfindung
Die Erfindung ist anhand von Ausführungsformen in den Zeichnungen schematisch dargestellt und wird nachfolgend unter Bezugnahme auf die Zeichnungen ausführlich beschrieben.
Die Figuren werden zusammenhängend und übergreifend beschrieben, gleiche Bezugszeichen bezeichnen gleiche Komponenten.
1 zeigt in schematischer Darstellung ein Beispiel für einen als DA-Wandler 5 ausgebildeten Wandler, der zur Durchführung einer Umwandlung eines digitalen Eingangssignals als digitales Nutzsignal in ein analoges Ausgangssignal als analoges Nutzsignal ausgebildet ist. Dieser DA-Wandler 5 umfasst hier eine als Gleichspannungsquelle ausgebildete Spannungsquelle 7, mit der eine Referenzspannung 9 U_ref bereitgestellt wird. Außerdem umfasst der DA-Wandler 5 einen Komparator 11, zu dessen negativen Eingang und Ausgang ein vergleichender Widerstand 13 mit einem Widerstandswert R geschaltet ist.
Weiterhin umfasst der Wandler 5 einen nullten Widerstand 15 mit einem Widerstandswert von 16 R, der mit einem nullten Schalter 17 in Reihe geschaltet ist, einen ersten Widerstand 19 mit einem Widerstandswert von 8 R und einem hierzu in Reihe geschalteten ersten Schalter 21, einen zweiten Widerstand 23 mit einem zweiten Widerstandswert von 4 R und einem hierzu in Reihe geschalteten zweiten Schalter 25 sowie einen dritten Widerstand 27 mit einem Widerstandswert von 2 R und einem hierzu in Reihe geschalteten dritten Schalter 29.
Es ist vorgesehen, dass mit dem hier gezeigten DA-Wandler 5 zur Digital-Analog-Wandlung über den nullten Widerstand 15 und den nullten Schalter 17 als nulltes digitales Teil-Nutzsignal d0 eine nullte Potenz der Zahl 2 (2⁰), mit dem ersten Widerstand 19 und dem ersten Schalter 21 ein erstes digitales Teil-Nutzsignal d1 für eine erste Potenz der Zahl 2 (2¹), mit dem zweiten Widerstand 23 und dem zweiten Schalter 25 ein zweites digitales Teil-Nutzsignal d2 für einen Wert einer zweiten Potenz der Zahl 2 (2²) und mit dem dritten Widerstand 27 und dem dritten Schalter 29 ein drittes digitales Teil-Nutzsignal d3 für eine dritte Potenz der Zahl 2 (2³) bereitgestellt wird. Das zu wandelnde digitale Nutzsignal als Ausgangssignal umfasst die beschriebenen vier digitalen Teil-Nutzsignale d0, d1, d2 und d3, die dem negativen Ausgang des Komparators 11 und dem vergleichenden Widerstand 13 zugeführt werden. Mit dem Wandler 5 wird insgesamt aus dem digitalen Nutzsignal, das die digitalen Teil-Nutzsignale, d0, d1, d2 und d3 umfasst, ein analoges Nutzsignal, hier eine Ausgangsspannung 31 U_A als analoges Ausgangssignal, bereitgestellt.
Demnach ist in 1 ist ein mögliches Prinzip zur DA-Wandlung für eine Breite N = 4 des digitalen Nutzsignals dargestellt, die auf der Summation gewichteter Ströme basiert.
2 zeigt in schematischer Darstellung eine Ausführungsform eines als AD-Wandler 41 ausgebildeten Wandlers mit einem Spannungsteiler 43, der sechs in Reihe geschaltete, als Reihenwiderstände ausgebildete erste Widerstände 45 mit Widerstandswerten R sowie zwei als Eingangswiderstände ausgebildete Widerstände 47, die jeweils einen Widerstandswert R/2 aufweisen, umfasst. Weiterhin umfasst der Wandler 41 sieben Komparatoren 491, 492, 493, 494, 495, 496, 497 sieben Speicherelemente 511, 512, 513, 514, 515, 516, 517 und einen Decoder 53.
Mit dem in 2 schematisch dargestellten AD-Wandler 41 kann ein analoges Nutzsignal als Eingangssignal, hier eine Eingangsspannung 55 U_in, die an positiven Eingängen der Komparatoren 491, 492, 493, 494, 495, 496, 497 angelegt wird, digitalisiert werden. Dabei wird an dem Spannungsteiler 43 eine Referenzspannung 57 U_ref angelegt. Die über die Widerstände 45, 47 geteilte Referenzspannung 57 wird an negativen Eingängen der Komparatoren 491, 492, 493, 494, 495, 496, 497 angelegt.
Weiterhin wird an einem Ausgang eines ersten Komparators 491 ein erster Komparatorzustand 591 k1, an einem Ausgang eines zweiten Komparators 492 ein zweiter Komparatorzustand 592 k2, an einem dritten Komparator 493 ein dritter Komparatorzustand 593 k3, an einem vierten Komparator 494 ein vierter Komparatorzustand 594 k4, an einem fünften Komparator 495 ein fünfter Komparatorzustand 595 k5, an einem sechsten Komparator 496 ein sechster Komparatorzustand 596 k6 und an einem siebten Komparator 497 ein siebter Komparatorzustand 597 k7 bereitgestellt.
Diese bereitgestellten Komparatorzustände 591, 592, 593, 594, 595, 596, 597 werden ersten Eingängen 61 (1D) der Speicherelemente 511, 512, 513, 514, 515, 516, 517 zugeführt. Den zweiten Eingängen 63 (C1) der Speicherelemente 511, 512, 513, 514, 515, 516, 517 wird jeweils das Taktsignal 65 CLK zugeführt.
Außerdem wird von einem Ausgang Q des ersten Speicherelements 511 ein erstes T-Ausgangssignal 671 x1, von einem Ausgang Q des zweiten Speicherelements 512 ein zweites T-Ausgangssignal 672 x2, von einem Ausgang Q des dritten Speicherelements 513 ein drittes T-Ausgangssignal 673 x3, von einem Ausgang Q des vierten Speicherelements 514 ein viertes T-Ausgangssignal 674 x4, von einem Ausgang Q eines fünften Speicherelements 515 ein fünftes T-Ausgangssignal 675 x5, von einem Ausgang Q eines sechsten Speicherelements 516 ein sechstes T-Ausgangssignal 676 x6 und von einem Ausgang Q eines siebten Speicherelements 517 ein siebtes Ausgangssignal 677 x7 dem Decoder 53 zugeführt. Diese genannten T-Ausgangssignale 671, 672, 673, 674, 675, 676, 677 x1, x2, x3, x4, x5, x6, x7 bilden innerhalb des AD-Wandlers 41 einen sog. Thermometercode.
Abschließend werden von dem Decoder 53 als Ausgangswerte drei digitale Teil-Nutzsignale 69, 71, 73 d1, d2, d3 bereitgestellt. Dabei steht ein nulltes digitales Teil-Nutzsignal 69 d0 für einen Wert der nullten Potenz der Zahl 2, ein Wert eines ersten digitalen Teil-Nutzsignals 71 d1 für einen Wert einer ersten Potenz der Zahl 2 und ein zweites digitales Teil-Nutzsignal 73 d2 für einen Wert der zweiten Potenz der Zahl 2.
Analog-Digital-Wandler bzw. AD-Wandler 41 werden eingesetzt, wenn als Eingangssignale analoge Nutzsignale in digitale Zahlenwerte als digitale Nutzsignale und somit Ausgangssignale umgewandelt werden. Diese digitalen Zahlenwerte können anschließend gespeichert und weiterverarbeitet werden. Ein digitales Nutzsignal bzw. Ausgangssignal d der Breite N ist unter Beachtung der Abtast- und Quantisierungseffekte proportional zur analogen Eingangsspannung U_in:
mit
U_LSB ist hier die Auflösung des AD-Wandlers 41. Der in 2 schematisch gezeigte AD-Wandler 41 weist eine Breite von N = 3 für eine Binärzahl als digitales Nutzsignal auf und ist nach dem Parallelwandlungsprinzip aufgebaut. Die sieben Komparatoren 491, 492, 493, 494, 495, 496, 497 und der Spannungsteiler 48 mit acht Widerständen 45, 47 erzeugen den sogenannten Thermometercode, der die Ausgangssignale 671, 672, 673, 674, 675, 676, 677, x1, x2, x3, x4, x5, x6, x7 der Speicherelemente 511, 512, 513, 514, 515, 516, 517 umfasst und dann durch den Decoder 53 in die Binärzahl d, die die drei digitalen Teil-Nutzsignale 69, 71, 73 d0, d1, d2 als Ausgangssignale umfasst, umgewandelt wird.

In Tabelle 1 ist der Zusammenhang zwischen der Eingangsspannung als analoges Eingangssignal, den Komparatorenzuständen 591, 592, 593, 594, 595, 596, 597 k1, k2, k3, k4, k5, k6, k7 und den Binärwerten 69, 71, 73 d0, d1, d2 für den AD-Wandler 41 aus 2 angegeben. Es sind jedoch weitere alternativ ausgebildete Wandler zu der AD-Wandlung möglich.

Eingangsspannung	Komparatorenzustände							Ausgangswert
U_in in V	k7	k6	k5	k4	k3	k2	k1	d2	d1	d0
0	0	0	0	0	0	0	0	0	0	0
1	0	0	0	0	0	0	1	0	0	1
2	0	0	0	0	0	1	1	0	1	0
3	0	0	0	0	1	1	1	0	1	1
4	0	0	0	1	1	1	1	1	0	0
5	0	0	1	1	1	1	1	1	0	1
6	0	1	1	1	1	1	1	1	1	0
7	1	1	1	1	1	1	1	1	1	1

Tabelle 1: Zusammenhang zwischen Eingangsspannung, Komparatorenzuständen und den Ausgangswerten bei dem als Flash-AD-Wandler ausgebildeten AD-Wandler 41 aus Fig. 2.

Das vorgestellte Verfahren zur Fehlererkennung bei einer AD-Wandlung wird nachfolgend anhand des parallelen AD-Wandlers 41 aus 2 erläutert. Das Verfahren ist jedoch prinzipiell bei allen AD-Wandler-Typen einsetzbar. Das entsprechende Verfahren zum Erkennen eines Fehlers bei einer DA-Wandlung kann für den DA-Wandler 5 aus 1 aber auch für andere DA-Wandler durchgeführt werden.
3 zeigt in schematischer Darstellung eine Ausführungsform einer ersten erfindungsgemäßen Schaltungsanordnung 81, die zum Erkennen von Fehlern eines als DA-Wandler 83 ausgebildeten Wandlers ausgebildet ist. Mit diesem DA-Wandler 83 wird ein digitales Nutzsignal 105 als Eingangssignal in ein analoges Nutzsignal 107 als Ausgangssignal umgewandelt.
4 zeigt in schematischer Darstellung eine Ausführungsform einer erfindungsgemäßen Schaltungsanordnung 85, die zum Erkennen von Fehlern eines als AD-Wandler 87 ausgebildeten Wandlers ausgebildet ist. Dieser DA-Wandler 87 wandelt ein analoges Nutzsignal 125 als Eingangssignal in ein digitales Nutzsignal 127 als Ausgangssignal um.
Es ist hier vorgesehen, dass beide gezeigten Schaltungsanordnungen 81, 85 zumindest teilweise identische Komponenten aufweisen, nämlich jeweils auf einer analogen Seite 86 der Schaltungsanordnungen 81, 85 ein erstes, analoges Integrierer-Modul 89, dem jeweils ein Verstärker 91 vorgeschaltet ist. Auf einer digitalen Seite 93 weist jede Schaltungsanordnung 81, 85 ein zweites digitales Integrierer-Modul 95 und ein Schwellwertentscheider-Modul 97 auf.
Ein Verzögerungs-Modul 99 (z^–m) ist auf der Seite 87, 93 einer der Schaltungsanordnungen 81, 85 angeordnet, mit der im Rahmen einer Ausführungsform des erfindungsgemäßen Verfahrens das als Eingangssignal ausgebildete Nutzsignal 105, 125 modifiziert wird. Im Fall der ersten Schaltungsanordnung 81 aus 3 ist das Verzögerung-Modul 99 in der digitalen Seite 93, der das digitale Nutzsignal 105 als Eingangssignal zugeführt wird, angeordnet. Im Fall der zweiten Schaltungsanordnung 85 aus 4 ist das Verzögerung-Modul 99 in der analogen Seite 86, der als Eingangssignal das analoge Nutzsignal 125 zugeführt wird, angeordnet.
Außerdem ist jedem ersten Integrierer-Modul 89 jeweils ein Vergleichs-Modul 90 nachgeschaltet. Weiterhin umfasst jede Schaltungsanordnung 81, 85 ein Auswerte-Modul 101. Das Vergleichs-Modul 90 sowie das Auswerte-Modul 101 sind den beiden Seiten 86, 93 jeweils einer Schaltungsanordnung 81, 85 nachgeschaltet und somit funktionell nebengeordnet.
Das im Rahmen der Erfindung vorgesehene Verfahren zur Erkennung von Fehlern, die sich bei einem Betrieb von Wandlern und somit von AD-Wandlern 41 (2), 87 (4) und DA-Wandlern 5 (1), 83 (3) ergeben können, basiert jeweils auf der Integration des digitalen und des analogen Nutzsignals 105, 107, 125, 127 und kann sowohl für DA-Wandler 5, 83 als auch für AD-Wandler 41, 87 angewandt werden.
Hier wird auf digitaler Seite 93 wie auch auf der analogen Seiten 86 der Schaltungsvorrichtung 81, 85 detektiert, zu welchem Zeitpunkt das Ergebnis der Integration einen Schwellwert erreicht. Bei fehlerfreier Wandlung wird dieser Schwellwert auf beiden Seiten 86, 93 zeitnah erreicht. Das Zeitfenster zwischen dem Erreichen des Schwellwerts auf der einen Seite 86, 93 der Wandler 5, 41, 83, 87 und dem Erreichen des Schwellwerts auf der anderen Seite 86, 93 der Wandler 5, 41, 83, 87 wird vorher definiert. Wird dieses definierte Zeitfenster überschritten, so ist während der Wandlung ein Fehler aufgetreten. Auf diese Weise lassen sich alle permanenten Fehler in DA- und AD-Wandlern 5, 41, 83, 87 detektieren.
Eine erste Ausführungsform des vorgestellten erfindungsgemäßen Verfahrens zur Erkennung von Fehlern in dem als DA-Wandler 83 ausgebildeten Wandler wird anhand 3 näher beschrieben. Mit dem DA-Wandler 83 wird das digitale Nutzsignal 105 d als Eingangssignal in das analoge Nutzsignal 107 U_out als Ausgangssignal umgewandelt. Das digitale Nutzsignal d 105 wird zunächst im Integrierer-Modul 95 aufintegriert. Im Schwellenwertentscheider-Modul 97 wird danach überprüft, ob ein Ergebnis 109 d_int der Integration einen festen Schwellwert erreicht hat oder nicht. Ist der Schwellwert erreicht, wird als Ausgangswert s 111 des Schwellenwertentscheider-Moduls 97 eine logische Eins ausgegeben (s = 1), ansonsten wird eine logische Null ausgegeben (s = 0). Nach dem Erreichen des Schwellwerts wird das Integrierer-Modul 95 durch einen Reset 113 auf Null zurückgesetzt und somit ein neuer Messzyklus gestartet.
Der Ausgangswert s 111 des Schwellenwertentscheider-Moduls 97 wird dazu zunächst um m Takte im Verzögerungs-Modul 99 z^–m verzögert. Diese Verzögerung ist notwendig, um die Verzögerung des im DA-Wandler 83 als Ausgangssignal bereitgestellten analogen Nutzsignals 107 U_out gegenüber dem digitalen Nutzsignal 105 als Eingangssignal auszugleichen. Dabei wird m als Zeiteinheit entsprechend den Eigenschaften des DA-Wandlers 83 gewählt und kann von der Dauer der vorgenommenen Wandlung des digitalen Nutzsignals 105 als Eingangssignal in das analoge Nutzsignal 107 als Ausgangssignal abhängig sein.
Ein ähnlicher Aufbau ist in 3 auf der analogen Seite 86 vorgesehen. Das analoge Nutzsignal 107 U_out wird zunächst mit dem Verstärker 91 um eine Verstärkung von Eins gepuffert und anschließend an das analoge Integrierer-Modul 89 weitergeleitet. Die Pufferung ist notwendig, da der DA-Wandler 83 die nachfolgende Schaltungsstufe in konstanter Weise treiben soll, unabhängig davon, ob eine fehlererkennende Schaltungsanordnung 81 implementiert ist oder nicht. Das Ergebnis 115 U_int der Integration wird im Vergleichs-Modul 90 ausgewertet. Hier wird das Ergebnis 115 U_int der Integration mit dem Schwellwert 117 U_th verglichen. Ist das Ergebnis 115 U_int der Integration größer als der Schwellwert 117 U_th, wird eine logische Eins als Ausgangswert c 119 des Vergleichs-Blocks 90 ausgegeben (c = 1). Ansonsten wird eine logische Null ausgegeben (c = 0). Nach dem Erreichen des Schwellwerts 117 U_th wird das Integrierer-Modul 89 auf der analogen Seite 86 durch eine Reset 113 auf Null zurückgesetzt und ein neuer Messzyklus wird gestartet.
Der verzögerte Ausgangswert s 111 des Schwellwertentscheider-Moduls 97 und der Ausgangswert c 119 des Vergleichs-Moduls 90 werden nun im Auswerte-Modul 101 digital weiterverarbeitet.
Im Auswerte-Modul 101 wird nun entschieden, ob der Wechsel zwischen Null und Eins in beiden Ausgangswerten 111, 119 innerhalb des vorher definierten Zeitfensters stattgefunden hat. Falls dieses Zeitfenster überschritten wird, wird an einen Error- bzw. Fehler-Ausgang 123 des Auswerte-Moduls 101 und somit der Schaltungsanordnung 81 in 3 eine logische Eins ausgegeben. Auf diese Weise können durch die beschriebene fehlererkennende Schaltungsanordnung 81 für DA-Wandler 83 permanente Fehler und Driftfehler erkannt werden.
Die Schaltungsanordnung 85 zum Erkennen eines Fehlers in einem AD-Wandler ist in 4 dargestellt. Mit dem AD-Wandler 87 wird das analoge Nutzsignal 125 U_in als Eingangssignal in das digitale Nutzsignal 127 d als Ausgangssignal gewandelt. Bei Durchführung des erfindungsgemäßen Verfahrens wird das analoge Nutzsignal 125 U_in zunächst mit dem Verstärker 91 um eine Verstärkung von Eins gepuffert und anschließend in dem analogen Integrierer-Modul 89 aufintegriert. Die Pufferung ist notwendig, da die dem AD-Wandler 87 vorangehende analoge Schaltung im Normalfall so dimensioniert ist, dass sie nur den AD-Wandler 87 treiben kann. Das Ergebnis 115 U_int der Integration wird im Vergleichs-Modul 90 mit dem Schwellwert 117 U_th für die Spannung verglichen. Ist das Ergebnis 115 U_int der Integration größer als der Schwellwert 117 U_th, wird eine logische Eins als Ausgangspunkt 119 (c = 1) ausgegeben, ansonsten wird eine logische Null ausgegeben (c = 0). Nach dem Erreichen des Schwellwerts 117 U_th wird das Integrierer-Modul 89 auf der analogen Seite 86 der Schaltungsanordnung 85 durch eine Reset 113 auf Null zurückgesetzt und ein neuer Messzyklus gestartet.
Ein ähnlicher Aufbau ist auf der digitalen Seite 93 der Schaltungsanordnung 85 in 4 vorgesehen. Das digitale Nutzsignal 127 d wird in dem digitalen Integrierer-Modul 95 aufintegriert und das Ergebnis 109 d_int der Integration im Schwellwertentscheider-Modul 97 mit dem entsprechenden Schwellwert verglichen. Hat das Ergebnis 109 d_int der Integration diesen Schwellwert erreicht, gibt das Schwellwertentscheider-Modul 97 als Ausgangswert 111 s eine logische Eins aus (s = 1), ansonsten wird eine logische Null ausgegeben (s = 0). Nach dem Erreichen des Schwellwerts wird das Integrierer-Modul 95 durch einen Reset 113 auf Null zurückgesetzt und somit ein neuer Messzyklus gestartet.
Der Ausgangswert 119 c als Ergebnis des Vergleichs-Moduls 90 wird im Verzögerungs-Modul 99 z^–m zunächst um m Takte verzögert. Diese Verzögerung ist erforderlich, um die Verzögerung des Nutzsignals 127 als Ausgangssignal im AD-Wandler 87 gegenüber dem analogen Nutzsignal 125 als Eingangssignal auszugleichen. Die Anzahl m der Takte kann entsprechend den Eigenschaften des AD-Wandlers 87 gewählt werden.
Der Ausgangswert 111 des Schwellwertentscheider-Moduls 97 und der verzögerte Ausgangswert 119 c des Vergleichs-Moduls 90 werden nun im Auswerte-Modul 101 digital weiterverarbeitet.
Im Auswerte-Modul 101 wird entschieden, ob der Wechsel zwischen Null und Eins der Ausgangswerte 111, 119 c, s zu den beiden Nutzsignalen 125, 127 innerhalb des vorher definierten Zeitfensters stattgefunden hat. Falls dieses Zeitfenster überschritten wird, wird am Fehler-Ausgang 123 der Schaltungsanordnung 85 eine logische Eins ausgegeben. Auf diese Weise können durch die beschriebene fehlererkennende Schaltungsanordnung 85 zum Erkennen von Fehlern in dem AD-Wandler 87 permanente Fehler und Driftfehler erkannt werden.
Die 3 und 4 zeigen, dass die vorgestellten Ausführungsformen der erfindungsgemäßen Schaltungsanordnung 81, 85 weitgehend identisch aufgebaut sind und sich in der schematischen Darstellung der 3 und 4 dadurch unterscheiden, wo die analoge Seite 86 und wo die digitale Seite 93 abgebildet ist, was jedoch nur davon abhängt, welches der Nutzsignale 105, 107, 125, 127 das Eingangssignal und welches das Ausgangssignal der durchzuführenden Wandlung ist.
Auf beiden Seiten 86, 93 erfolgt jeweils eine Modifikation eines der beiden Nutzsignale 105, 107, 125, 127 durch Integration dieses Nutzsignals 105, 107, 125, 127 und nachfolgenden Vergleich eines Ergebnisses der Integration mit einem Schwellwert. Das Auswerte-Modul 101 ist den beiden Seiten 86, 93 nachgeschaltet. Ein in den 3 und 4 dargestellter Unterschied der Schaltungsanordnungen 81, 85 besteht lediglich in der Anordnung des Verzögerungs-Moduls 99 z^–m Das Verzögerungs-Modul 99 ist auf jener Seite 86, 93 angeordnet, auf der das als Eingangssignal ausgebildete Nutzsignal 105, 125 modifiziert wird, da das Eingangssignal bereits vor dem erst zu wandelnden Nutzsignal 107, 127, das als Ausgangssignal ausgebildet ist, existiert.
Demnach ist es möglich, eine Schaltungsanordnung 81, 85 bereitzustellen, die sowohl zum Erkennen von Fehlern eines als AD-Wandler 87 ausgebildeten Wandlers als auch zum Erkennen von Fehlern eines als DA-Wandler 83 ausgebildeten Wandlers geeignet ist. Eine derartige Schaltungsanordnung 81, 85 kann auf beiden Seiten 86, 93 ein Verzögerungs-Modul 99 aufweisen, das auf jener Seite 86, 93, der das Eingangssignal zuzuführen ist, aktiviert und auf der anderen Seite 86, 93, der das Ausgangssignal zugeführt wird, deaktiviert wird. Eventuell kann auf das Verzögerungs-Modul 99 durch geeignete Definition des Zeitfensters und unter Berücksichtigung des Umstands, dass ein Ausgangswert des Eingangssignals um einen Zeitintervall vordem Ausgangswert des Ausgangssignals bereitgestellt wird, verzichtet werden.
Die Realisierung des digitalen Schwellwertentscheider-Moduls 97 hängt von dem gewählten Schwellwert ab. Ist der Schwellwert bspw. eine Zweierpotenz, so entspricht der Ausgang des Schwellwertentscheider-Moduls 97 genau dem entsprechenden Bit des Eingangssignals.
Das Auswerte-Modul 101 wird in Abhängigkeit des gewählten Zeitfensters realisiert. Ist dieses Zeitfenster Null, so besteht das Auswerte-Modul 101 nur aus einem XNOR-Gatter. Bei einem Zeitfenster größer Null umfasst das Auswerte-Modul 101 einen Zähler bzw. Counter, der eine entsprechende Anzahl an Takten zählt, bis ein Fehler bzw. Error-Signal ausgegeben wird. Alternativ kann die Auswertung der Ausgangssignale 111, 119 c, s in einer übergeordneten Einheit, bspw. einem digitalen Signalprozessor (DSP) oder einem Microcontroller (μc) durchgeführt werden. Auf diese Weise können typischerweise Driftfehler besser ausgewertet werden.
In den Schaltungsanordnungen 81, 85 in 3 und 4 ist jeweils ein Error- bzw. Fehler-Ausgang 123 vorhanden, der einen Fehler in der jeweils vorgenommenen Wandlung, d. h. der DA-Wandlung oder AD-Wandlung, signalisiert. Dieses Signal wird entweder direkt zum Ausgang der Schaltungsanordnung 81, 85 geführt oder mit anderen Signalen zu einem Fehlerflag zusammengefasst, der dann auch am Ausgang der Gesamtschaltung sichtbar ist.
In der Regel können die einzelnen Module der in 3 und 4 dargestellten Schaltungsanordnungen 81, 85 auf unterschiedliche Weise realisiert und/oder auf andere Arten implementiert werden.
Dabei zeigt 5 in schematischer Darstellung ein Beispiel für ein digitales Integrierer-Modul 131, wie es bspw. auf einer digitalen Seite 93 einer der vorgestellten Ausführungsformen erfindungsgemäßer Schaltungsanordnungen 81, 85 zum Einsatz kommen kann. Dieses digitale Intergrierer-Modul 131 umfasst ein Summationsglied 133 sowie ein Speicherelement 135. Ein zu integrierendes digitales Nutzsignal 137 d wird dem Summationsglied 133 zugeführt und weiterhin einem ersten Eingang d des Speicherelements 135 zugeführt. Über eine Schleife 139 wird ein Ausgangssignal des Speicherelements 135 dem Summationsglied 133 zugeführt und ggf. zu dem digitalen Nutzsignal 137 hinzuaddiert. Nach Abschluss der Integration wird ein Ergebnis 141 d_int der Integration einem weiteren elektrotechnischen Modul, bei einer Ausführungsform der erfindungsgemäßen Schaltungsanordnung 81, 85 dem Schwellwert-Entscheider-Modul 97, zugeführt. Während einer Integration wird weiterhin einem zweiten Eingang des Speicherelements 135 ein Taktsignal 143 CLK, das zur Steuerung der Integration ausgebildet ist, zugeführt. Weiterhin ist vorgesehen, dass das Speicherelement 135 und somit auch das digitale Integrierer-Modul 131 über einen Reset 145 zurückgesetzt werden kann, so dass nachfolgend in einem neuen Messzyklus eine weitere, neue Integration durchgeführt werden kann.
Eine Ausführungsform eines analogen Vergleichs-Moduls 151, das auch als Komparator bezeichnet wird, und bei einer Ausführungsform einer erfindungsgemäßen Schaltungsanordnung 81, 85 zum Einsatz kommen kann, ist in 6 schematisch dargestellt. Das Vergleichs-Modul 151 umfasst einen positiven Eingang, dem im Rahmen einer Ausführungsform des erfindungsgemäßen Verfahrens ein Ergebnis 153 U_int einer Integration zugeführt wird. Bei diesem Ergebnis 153 der Integration handelt es sich üblicherweise um ein integriertes analoges Nutzsignal, in der Regel eine Spannung. Einem negativen Eingang des analogen Vergleichs-Moduls 151 wird ein Schwellwert 155 U_th zugeführt, mit dem das integrierte analoge Nutzsignal und somit das Ergebnis 153 der Integration zu vergleichen ist. Ein Ausgangswert 157 c des analogen Komparators 151 ist eins, falls das Ergebnis 153 der Integration größer oder gleich dem Schwellwert 155 ist. Falls das Ergebnis 153 der Integration kleiner als der Schwellwert 155 ist, ist der Ausgangswert 157 null.
Ein erstes Beispiel für ein analoges Integrierer-Modul, das auch in einer Ausführungsform einer erfindungsgemäßen Schaltungsanordnung 81, 85 zum Einsatz kommen kann, ist in 7 schematisch dargestellt. Dieses analoge Integrierer-Modul 161 umfasst zwei erste in Reihe geschaltete Widerstände 163 R1, einen Komparator 165, zwei zweite in Reihe geschaltete Widerstände 167 R2, sowie einen Kondensator 169 C und einen zu dem Kondensator 169 parallel angeordneten Schalter 171. Ein zu integrierendes analoges Nutzsignal wird an einen Eingang 173 des analogen Integrierer-Moduls 161 angelegt. Als Ergebnis der Integration liegt an einem Ausgang 175 des Integrierer-Moduls 161 ein Ergebnis U_int der Integration an, das bei einer Ausführungsform des erfindungsgemäßen Verfahrens einem Vergleichs-Modul 90 zugeführt wird.
8 zeigt in schematischer Darstellung ein zweites Beispiel eines analogen Integrierer-Moduls 181, das in einer Ausführungsform einer erfindungsgemäßen Schaltungsanordnung 81, 85, wie in den 3 und 4 gezeigt, zum Einsatz kommen kann. Dieses analoge Integrierer-Modul 181 umfasst einen Komparator 183, einen Schalter 185, der mit einem ersten Kondensator 187 C1 verbunden ist, sowie einen zweiten Kondensator 189 C2, der parallel zu einem negativen Eingang und einem Ausgang des Komparators 183 geschaltet ist. Weiterhin ist parallel zu dem zweiten Kondensator 189 C2 ein zweiter Schalter 191 geschaltet. Ein im Rahmen einer Ausführungsform des erfindungsgemäßen Verfahrens zu integrierendes analoges Nutzsignal wird an einem Eingang 193 des analogen Integrierer-Moduls 181 angelegt. Ein Ergebnis U_int der Integration liegt an einem Ausgang 195 des analogen Integrierer-Moduls 181 an.
Das analoge Nutzsignal U₀, das sowohl mit dem analogen Integrierer-Modul 161 aus 7 als auch mit dem analogen Integrierer-Modul 181 aus 8 integriert werden kann, liegt als elektrische Spannung vor. Je nachdem, ob ein analoges Integrierer-Modul 161, 181 in Schaltungsanordnung 81 zum Erkennen eines Fehlers in einem DA-Wandler 83 oder in der zweiten Ausführungsform der erfindungsgemäßen Schaltungsanordnung 85 zum Erkennen eines Fehlers in einem AD-Wandler 87 eingesetzt wird, handelt es sich bei dem zu integrierenden analogen Nutzsignal entweder um ein Ausgangssignal und somit eine Ausgangsspannung U_out, falls das analoge Integrierer-Modul 161, 181 in der ersten Ausführungsform der erfindungsgemäßen Schaltungsanordnung 81 für einen DA-Wandler 83 verwendet wird, oder um ein Eingangssignal und somit eine Eingangsspannung U_in, falls das analoge Integrierer-Modul 161, 181 in der zweiten Ausführungsform der erfindungsgemäßen Schaltungsanordnung 85 in 4 zum Erkennen von Fehlern des AD-Wandlers 87 eingesetzt wird.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
Zitierte Patentliteratur

US 5583502 A [0005]

Zitierte Nicht-Patentliteratur

”Test Generation and Concurrent Error Detection in Current-Mode A/D Converters” IEEE, 1995 von Wey, Chin-Long, Shoba Krishnan und Sondes Sahli [0006]
”A Proposal for Error Tolerating Codes” IEEE, 1993 von Matsubara, Takashi und Yoshiaki Koga [0007]

Claims

Schaltungsanordnung zum Erkennen eines Fehlers eines Wandlers, die dazu ausgebildet ist, ein analoges Nutzsignal (107, 125) und ein digitales Nutzsignal (105, 127) des Wandlers jeweils zu integrieren und zu überprüfen, wann das integrierte analoge Nutzsignal (107, 125) einen bestimmten Schwellwert (117) erreicht und wann das integrierte digitale Nutzsignal (105, 127) einen bestimmten Schwellwert erreicht, wobei die Schaltungsanordnung (81, 85) für den Wandler einen Fehler erkennt, wenn die Schwellwerte (117) nicht innerhalb eines definierten Zeitfensters erreicht werden.
Schaltungsanordnung nach Anspruch 1, die eine analoge Seite (86) aufweist, der das analoge Nutzsignal (107, 125) zuzuführen ist, wobei die analoge Seite (86) ein Integrierer-Modul (89) zum Durchführen einer Integration des analogen Nutzsignals (107, 125) und ein Vergleichs-Modul (90) zum Vergleichen eines Ergebnisses (115) der Integration mit dem bestimmten Schwellwert (117) aufweist, wobei das Vergleichs-Modul (90) dazu ausgebildet ist, einen Ausgangswert (119) bereitzustellen, der signalisiert, ob der Schwellwert (117) erreicht ist.
Schaltungsanordnung nach Anspruch 2, die einen Verstärker (91) aufweist, der dem Integrierer-Modul (89) vorgeschaltet und dazu ausgebildet ist, das zugeführte analoge Nutzsignal (107, 125) zu Puffern.
Schaltungsanordnung nach einem der voranstehenden Ansprüche, die eine digitale Seite (93) aufweist, der das digitale Nutzsignal (105, 127) zuzuführen ist, wobei die digitale Seite (93) ein Integrierer-Modul (95) zum Durchführen einer Integration des digitalen Nutzsignals (107, 125) und ein Schwellwertentscheider-Modul (97) zum Vergleichen eines Ergebnisses (115) der Integration mit dem bestimmten Schwellwert aufweist, wobei das Schwellwertentscheider-Modul (97) dazu ausgebildet ist, einen Ausgangswert (111) bereitzustellen, der signalisiert, ob der bestimmte Schwellwert erreicht ist.
Schaltungsanordnung nach einem der Ansprüche 3 oder 4, die ein Auswerte-Modul (101) aufweist, das den beiden Seiten (86, 93) nachgeschaltet ist und die bereitgestellten Ausgangswerte (111, 119) empfängt, wobei das Auswerte-Modul (101) überprüft, ob die Ausgangswerte (111, 119) und somit die Nutzsignale (105, 107, 125, 127), aus denen die Ausgangswerte (111, 119) abgeleitet sind, die bestimmten Schwellwerte (117) innerhalb des definierten Zeitfensters erreicht haben.
Schaltungsanordnung nach einem der Ansprüche 2 bis 5, die mindestens ein Verzögerungsmodul (99) aufweist, wobei das mindestens eine Verzögerungsmodul auf der Seite (86, 93) der Schaltungsanordnung (81, 85) angeordnet und/oder aktiviert ist, der ein als Eingangssignal eines Wandlers ausgebildetes Nutzsignal (105, 125) zuzuführen ist.
Verfahren zum Erkennen eines Fehlers eines Wandlers, bei dem ein analoges Nutzsignal (107, 125) und ein digitales Nutzsignal (105, 127) des Wandlers jeweils integriert werden, und bei dem überprüft wird, wann das integrierte analoge Nutzsignal (107, 125) einen bestimmten Schwellwert (117) erreicht und wann das integrierte digitale Nutzsignal (105, 127) einen bestimmten Schwellwert erreicht, wobei für den Wandler ein Fehler erkannt wird, wenn die Schwellwerte (117) nicht innerhalb eines definierten Zeitfensters erreicht werden.
Verfahren nach Anspruch 7, das für einen als Analog-Digital-Wandler (41, 87) ausgebildeten Wandler, mit dem ein eingehendes analoges Nutzsignal (107) in ein ausgehendes digitales Nutzsignal (127) umgewandelt wird, durchgeführt wird.
Verfahren nach Anspruch 7 oder 8, das für einen als Digital-Analog-Wandler (5, 81) ausgebildeten Wandler, mit dem ein eingehendes digitales Nutzsignal (105) in ein ausgehendes analoges Nutzsignal (125) umgewandelt wird, durchgeführt wird.
Verfahren nach einem der Ansprüche 7 bis 9, bei dem für jedes Nutzsignal (105, 107, 125, 127) nach Durchführung einer Integration und einem Vergleich mit dem bestimmten Schwellwert (117) ein Ausgangswert (111, 119) bereitgestellt wird, sobald der bestimmte Schwellwert (117) erreicht wird, wobei überprüft wird, ob eine Zeitspanne, innerhalb der die beiden Ausgangswerte (111, 119) bereitgestellt werden, kürzer oder länger als das definierte Zeitfenster ist.