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HINTERGRUND
DER ERFINDUNG Gebiet der Erfindung
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Die
vorliegende Erfindung betrifft einen Synchronisierschaltkreis, und
insbesondere einen Synchronisierschaltkreis für einen Bitstrom in einem digitalen
Schallsignal-Kompressions/Expansionssystem.
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Beschreibung
des Standes der Technik
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Im
Stand der Technik weist ein Beispiel dieser Art von Synchronisierschaltkreis
einen Synchronisierschaltkreis für
einen Bitstrom in einem Kompressions-/Expansionssystem für ein digi tales
Schallsignal auf, das in Übereinstimmung
der ISO/IEC 11172-3 (nachfolgend als "MPEG/Audiosystem" bezeichnet) genormt ist. Das MPEG/Audiosystem
weist drei Systeme auf, genauer gesagt das Schicht-1-System, das
Schicht-2-System und das Schicht-3-System. Im Folgenden wird der
Stand der Technik basierend auf dem Schicht-2-System beschrieben.
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Bevor
nun der Stand der Technik beschrieben wird, wird jedoch eine Zusammenfassung
des MPEG/Audiosystems gegeben.
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Die
Bitanzahl, die ein Rahmen des MPEG/Audio-Schicht-2-Systems aufweist,
wird gemäß der folgenden
Gleichung aus einer Bitrate und einer Abtastfrequenz ermittelt:
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Darüber hinaus
ist festgelegt, dass die in einem Rahmen enthaltene Bitanzahl ein
Vielfaches von "8" ist. Beispielsweise
ist, wenn die Bitrate 192 kb/s und die Abtastfrequenz 48 KHz betragen,
die Anzahl der in einem Rahmen enthaltenen Bits 4608 (Bits).
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Ein
Rahmen des MPEG/Audio-Schicht-2-Systems unter der vorstehend erwähnten Voraussetzung weist
den Aufbau gemäß 1 auf, welche einen Anfangsblock,
einen zyklischen Blocksicherungs-Code (CRC-Code), ein Bitzuordnungsverzeichnis,
Skalenwert-Auswahlinformationen, ein Skalenwertverzeichnis, ein
Muster und Zusatzdaten aufweist. Der Anfangsblock setzt sich aus
einem Synchronmuster zusammen, das aus 12 fortlaufenden Bits oder
Binärstellen
von "1" gebildet ist, und
verschiedenen Informationen, die aus 20 Bits gebildet sind. Diese
20 Bits weisen Informationen auf, die zur Bestimmung der Bitanzahl
eines Rahmens verwendet werden, z.B. Bitratenverzeichnis, Schicht,
Abtastfrequenz und Füllzeichen.
Ein erstes Bit aus unter schiedlichen Arten von Informationen, welche
in diesen 20 Bits eingeschlossen sind, wird als "ID-Bit" bezeichnet, das als "1" in dem MPEG/Audio-Schicht-2-System
definiert ist.
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Darüber hinaus
wird das Bitratenverzeichnis durch 4 Bits ausgedrückt. Auf
der Basis des Wertes des Bitratenverzeichnisses und des Wertes der
Schicht wird die Bitrate wie in der Tabelle von 2 gezeigt definiert. Jedoch ist die Verwendung
von "1111" gesperrt. Die Schicht
wird durch 2 Bits oder Binärstellen
ausgedrückt. "11" zeigt die Schicht
1 an, und "10" zeigt die Schicht
2 an. "01" bezeichnet die Schicht
3. Andererseits ist "00" nicht definiert.
Die Abtastfrequenz wird durch 2 Bits ausgedrückt. "00" bezeichnet
44.1 KHz, und "01" bezeichnet 48 KHz. "10" bezeichnet 32 KHz. "11" jedoch ist nicht
definiert. Falls das Füllzeichen "1" ist, wird die Bitanzahl eines Rahmens
um einen Schlitz oder eine Bitstelle erhöht, und falls das Füllzeichen "0" ist, bleibt die Bitanzahl eines Rahmens
unverändert.
Es ist festgelegt, dass die Bitanzahl eines Schlitzes 32 Bits im
Falle von Schicht 1 beträgt,
und 8 Bits im Falle von Schicht 2 und von Schicht 3.
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Das
vorstehend erwähnte
Synchronmuster ist nicht nur eines, das in jedem Rahmen vorhanden
ist, sondern es besteht auch die Möglichkeit, dass das gleiche
Muster wie das Synchronmuster in einem anderen Abschnitt als dem
Anfangsblock eingeschlossen ist. Aus diesem Grund ist es nicht möglich, unmittelbar
aus der Erfassung des Synchronmusters zu schließen, dass die Synchronisation
hergestellt worden ist. Falls ein Schallsignal auf der Basis eines
falschen oder quasisynchronen Musters decodiert wird, wird eine
Störgeräusch erzeugt.
Als Gegenmaßnahme
zum Lösen
dieses Problems ist der Synchronschaltkreis so konfiguriert, dass
er beurteilt, dass die Synchronisation hergestellt worden ist, nachdem
ein erstes Synchronmuster erfasst worden ist, und ein normales Synchronmuster
an einer Stelle nach einem Rahmen existiert. Des Weiteren ist es,
wenn beurteilt werden kann, dass ein Synchronmuster in jedem von drei
oder mehr fortlaufenden Rahmen existiert, möglich, das Synchronmuster genauer
zu erfassen.
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Wie
aus dem vorstehend Gesagten ersichtlich ist, ist es nicht so einfach,
das in einem Bitstrom enthaltene Synchronmuster zu erfassen. Im
Stand der Technik wurde ein speziell konstruierter Synchronisierschaltkreis
gemäß Darstellung
in 3 verwendet.
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Wie
es in 3 gezeigt ist,
weist der Synchronisierschaltkreis des Standes der Technik einen
Serien-Parallel-Umwandler 2, ein Anfangsregister 3,
einen Synchronmuster-Detektor 4, einen Regler 5,
einen Rahmenzähler 6,
einen Rahmenlängengenerator 7,
einen Vergleicher 8 sowie einen Inkonsistenz-Detektor 9 auf, welche
wie gezeigt gekoppelt sind.
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Nachfolgend
wird nun die Arbeitsweise des Synchronisierschaltkreises des Standes
der Technik beschrieben. Zunächst
wird ein Rücksetzsignal 102 an
den Regler 5 angelegt, so dass der Regler 5 ansprechend auf
das Rücksetzsignal 102 initialisiert
wird, und ein Zähler-Rücksetzsignal 111 an
den Rahmenzähler 6 ausgibt
und damit beginnt, ein Lesetaktsignal 103 an den Serien-Parallel-Umwandler 2 auszugeben.
Andererseits wird ein Bitstrom 101 an den Serien-Parallel-Umwandler 2 geliefert,
und ein Bit in dem Bitstrom wird vom Serien-Parallel-Umwandler 2 ansprechend
auf einen Anstieg des Lesetaktsignals 103 empfangen, so
dass der Bitstrom 101 in Übereinstimmung mit dem Lesetaktsignal 103 in
einen Parallelwert von 32 Bits umgewandelt wird, wobei die Bitanzahl
der Bitanzahl des Anfangsblocks entspricht. Der Parallelwert von
32 Bits wird als Datenbestand 107 an den Synchronmusterdetektor 4 und
an das Anfangsregister 3 ausgegeben. Der Datenbestand 107 weist
ein derartiges Format auf, dass das höchstwertige Bit zeitlich das älteste Bit
ist.
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Der
Synchronmuster-Detektor 4 erzeugt ein Synchronmuster-Er fassungssignal 108,
wenn der empfangene Datenbestand 107 mit dem Synchronmuster übereinstimmt,
und das Synchronmuster-Erfassungssignal 108 wird an den
Regler 5 und den Übereinstimmungs-Detektor 9 geliefert.
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Hier
setzt sich der Synchronmuster-Detektor
4 aus einem Kombinationsschaltkreis
zusammen, der so konfiguriert ist, dass er das Synchronmuster-Erfassungssignal
108 nur
dann erzeugt, wenn alle der folgenden Voraussetzungen erfüllt sind.
In den folgenden Synchronmuster-Erfassungsvoraussetzungen ist das
höchstwertige
Bit des 32-Bit-Parallelwerts des Datenbestands
107 mit "31" bezeichnet, und
das niedrigstwertige Bit ist mit "0" bezeichnet.
Beispielsweise wird der durch 12 Bits vom höchstwertigen Bit aus gezählte Wert
mit "31:20" ausgedrückt. Synchronmuster-Erfassungsvoraussetzungen
| Synchronmuster "31:20" | =
alle "1" |
| ID "19" | = "1" |
| Schicht "18:17" | =
anders als "00" |
| Bitratenverzeichnins "15:12" | =
anders als "1111" |
| Abtastfrequenz "11:10" | =
anders als "11" |
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Nach
der Initialisierung des Reglers 5 gibt, wenn ein erstes
Synchronmuster-Erfassungssignal 108 erzeugt wird, der Regler 5 ein
Zwischenspeichersignal 109 an das Anfangsregister 3 aus,
so dass dieses dazu gebracht wird, die die Rahmenlänge bestimmenden
Informationen zwischenzuspeichern, welche aus dem Datenbestand 107 extrahiert
werden, der vom Serien-Parallel-Umwandler 2 ausgegeben
wird. Die zwischengespeicherten Informationen werden vom Anfangsregister 3 als
Anfangsinformationen 110 an den Rahmenlängengenerator 7 ausgegeben.
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Der
Rahmenlängengenerator 7 sucht
auf der Basis der Anfangsinformationen 110 die Bitanzahl
eines Rahmens und gibt sie als Rahmenlängendaten 112 an den
Vergleicher 8 aus. Andererseits wird der Rahmenzähler 6 durch
das vom Regler 5 ausgegebene Zähler-Rücksetzsignal 111 rückgesetzt
und zählt
die vom Regler 5 gelieferten Lesetaktsignale 103,
so dass ein Zählwert 113 des
Rahmenzählers 5 an
den Vergleicher 8 geliefert wird. Hier wird das Zähler-Rücksetzsignal 111 ohne
Unterbrechung erzeugt, bis das Synchronmuster-Erfassungssignal 108 an
den Regler 5 geliefert wird, und daher führt der
Rahmenzähler 6 die
Zähloperation während einer
Periode, in der das Zähler-Rücksetzsignal 111 weiter
zugeführt
wird, überhaupt
nicht aus.
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Der
Vergleicher 8 erzeugt ein Zählendesignal 114,
wenn die Rahmenlängendaten 112 und
der Zählwert 113 miteinander übereinstimmen,
und das Zählendesignal 114 wird
an den Übereinstimmungs-Detektor 9 geleitet.
Falls das Synchronmuster-Erfassungssignal 108 vom Synchronmuster-Detektor 4 an
den Übereinstimmungs-Detektor 9 zur
selben Zeit geliefert wird wie das Zählendesignal 114 an
den Übereinstimmungs-Detektor 9,
so beurteilt der Übereinstimmungs-Detektor 9,
dass die Synchronisation hergestellt worden ist, und gibt ein Synchronsignal 116 aus,
das nicht nur an eine externe Einrichtung sondern auch an den Regler 5 geliefert
wird. Falls das Synchronsignal 116, welches anzeigt, dass
die Synchronisation hergestellt worden ist, von dem Übereinstimmungs-Detektor 9 an
den Regler 5 geliefert wird, hört der Regler 5 mit
der Ausgabe des Lesetaktsignals 103 auf.
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Falls
das Synchronmuster-Erfassungssignal 108 nicht zur selben
Zeit wie das Zählendesignal 114 erzeugt
wird, wird beurteilt, dass die Synchronisation noch nicht hergestellt
worden ist, und der Übereinstimmungs-Detektor 9 gibt
ein Inkonsistenzsignal 115 aus, das an den Regler 5 geliefert
wird. Ein erstes Synchronmuster wird in diesem Fall nachfolgend
als "Quasi-Synchronmuster" bezeichnet. In diesem
Fall, genauer gesagt, wenn das Inkonsistenzsignal 115 an
den Regler 5 angelegt wird, wird bewirkt, dass der Schaltkreis
in seinen Anfangszustand zurückkehrt,
so dass ansprechend auf das Inkonsistenzsignal 115 der Bitstrom 101 mit
der bis zu diesem Zeitpunkt zugeführten und einem Rahmen entsprechenden
Bitanzahl zur Verfügung steht.
Genauer gesagt stehen hier die Bits der den Rahmenlängendaten 112 entsprechenden
Anzahl zur Verfügung,
wobei die Rahmenlängendaten 112 von
dem Rahmenlängengenerator 7 ausgegeben
werden. Es versteht sich hier, dass die Anzahl der verfügbaren Bits
zu diesem Zeitpunkt dem Bitanzahlwert entspricht, der durch Konstruieren
der 32 Bits als Anfangsblock erhalten wird, wobei die 32 Bits von
dem Quasi-Synchronmuster beginnen, genauer gesagt, dass sie sich
von einer tatsächlichen
Rahmenlänge
unterscheidet. Aus diesem Grund muss der zeitliche Ablauf bei der
Herstellung der Rahmensynchronisation verzögert werden.
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Mit
Bezug auf 4 ist eine
Zeittafel gezeigt, welche den zeitlichen Ablauf bei der Herstellung
der Rahmensynchronisation veranschaulicht, wenn ein Zählvorgang
von einem normalen Synchronmuster aus beginnt. 5 zeigt eine Zeittafel, welche den zeitlichen
Ablauf bei der Herstellung der Rahmensynchronisation veranschaulicht,
wenn ein Zählvorgang
von einem Quasi-Synchronmuster aus beginnt. "A" in den 4 und 5 zeigt den Bitstrom 101 an,
und "B" in
den 4 und 5 zeigt das Synchronmuster-Erfassungssignal 108 an. "C" in
den 4 und 5 zeigt das Synchronsignal 116 an.
Der schraffierte Abschnitt in "A" der 4 und 5 bezeichnet das Synchronmuster.
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In "A" von 4, wenn eine derartige Konstruktion
vorliegt, dass der in dem Bitstrom 101 enthaltene Rahmen
die Schicht 2 ist, die Abtastfrequenz 48 KHz beträgt, und
die Bitrate 192 kb/s beträgt, so beträgt die Bitanzahl eines Rahmens
4608 Bits. In "A" von 5,
wenn eine derartige Konstruktion vorliegt, dass der in dem Bitstrom 101 enthaltene
Rahmen die Schicht 2 ist, die Abtastfrequenz 48 KHz beträgt, und
die Bitrate 256 kb/s ist, beträgt, wenn das Inkonsistenzsignal 115 in
dem Übereinstimmungs-Detektor 9 erzeugt
wird, die Anzahl der zur Verfügung
stehenden Bits 6144.
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Weiter
wird zusätzlich
in dem in 4 gezeigten
Beispiel zum Zeitpunkt der Eingabe eines zweiten normalen Synchronmusters
das Synchronsignal 116 erzeugt und ausgegeben. Andererseits
werden in dem in 5 gezeigten
Beispiel, da das Quasi-Synchronmuster an einem Anfangsblock existiert,
zwei normale Synchronmuster gleich nach dem Quasi-Synchronmuster
beim Lesen übersprungen,
und das Synchronsignal 116 wird das erste Mal zu dem Zeitpunkt
erzeugt, zu dem ein viertes normales Synchronmuster eingegeben wird: Genauer
gesagt sind die beiden normalen Rahmen zusätzlich verfügbar, da das Quasi-Synchronmuster
erfasst wird. In bestimmten Fällen
nimmt die Anzahl der verfügbaren
normalen Synchronmuster weiter zu, abhängig von einer Wechselbeziehung
zwischen der Anzahl der normalen Rahmen und der Bitanzahl eines
Rahmens basierend auf dem Quasi-Synchronmuster.
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Wie
vorstehend erwähnt,
fehlt ein Anfangsblockabschnitt in einem einem digitalen Schallsignal
entsprechenden Geräusch,
da die Rahmen in einem Anfangsblockabschnitt verwendet werden.
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Des
Weiteren wird die Zeitdauer des Fehlimpulses in dem Ton, der dem
digitalen Schallsignal entspricht, lang, wenn die Benutzung des
Bitstroms basierend auf dem Quasi-Synchronmuster wiederholt durchgeführt wird,
bis das Synchronsignal erzeugt worden ist.
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In
der
EP 0 535 768 A2 ist
ein Hochgeschwindigkeits-Kommunikationssystem offenbart, das einen
beliebig parallel ausgerichteten Rahmen aufweist, sowie ein Verfahren
zur Hochgeschwindigkeits-Kommunikation. Das Hochgeschwindigkeits-Kommunikationssystem
weist einen Serien-Parallel-Umwandler zum Empfang eines Stroms serieller
Daten und zur Umwandlung des Stroms serieller Daten in einen Strom
willkürlich
ausgerichteter paralleler Daten auf. Ein Musterdetektor, der an
den Se rien-Parallel-Umwandler gekoppelt ist, erfasst ein vorbestimmtes
Muster aus dem Strom paralleler Daten und erzeugt ansprechend auf
die Erfassung des Musters ein Signal. Ein mit dem Musterdetektor
gekoppeltes Ausrichtgerät
erzeugt einen ausgerichteten Strom paralleler Daten, die ansprechend
auf das Signal auf das Muster ausgerichtet sind.
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Die
EP 0 418 885 A2 beschreibt
eine digitale Datenübertragungsvorrichtung,
welche Informationsdaten und Synchrondaten aufweist, wobei die Vorrichtung
einen Code aus einer Vielzahl von Bytes aufweist, der in einem Code
aus einer Vielzahl von Bytes der Informationsdaten angeordnet ist.
Die Vorrichtung weist einen Serien-Parallel-Umwandler zum Umwandeln
eines seriellen Datenstroms der Digitaldaten in einen parallelen Datenstrom
zu einem willkürlichen
Bit-Zeitablauf der Digitaldaten auf. Des Weiteren weist die Vorrichtung
einen Detektor zum Erfassen einer Position des Erstbyte-Codes der
Synchrondaten auf, indem jedes Byte des parallelen Datenstroms mit
einem vorbestimmten Byte der Synchrondaten verglichen wird. Eine
Extrahiervorrichtung zum Extrahieren der Synchrondaten aus dem parallelen
Datenstrom ansprechend auf ein Ausgangssignal des Detektors ist
vorgesehen, sowie ein Vergleicher zum Vergleichen der extrahierten
synchronen Daten mit einem vorbestimmten Muster der Vielzahl von
Bytes der Synchrondaten, um ein Signal zu erzeugen, das den Wert
der Bitverschiebung der extrahierten Synchrondaten aus dem vorbestimmten
Muster anzeigt. So wird die Zeitdauer des Fehlimpulses des in dem
digitalen Schallsignal entsprechenden Ton durch Verwendung dieser Übertragungsvorrichtung
lang, in dem Fall, dass die Benutzung des Bitstroms wiederholt ausgeführt wird, bis
das Synchronsignal erzeugt wird.
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Die
EP 0 443 376 A2 offenbart
einen Rahmensynchronisierschaltkreis, der eine Serien-/Parallel-Umwandlungsvorrichtung
zum Umwandeln eines seriellen Datensignals in ein paralleles Datensignal
auf der Basis eines Bezugstakts aufweist. Eine An zahl M an Musterdetektoren
eines ersten Synchronisier-Erfassungsschaltkreises erfasst das Codemuster
des ersten Blocks des Rahmensynchronisier-Codes aus dem parallelen Datensignal.
Ein Selektionssignal-Erzeugungsschaltkreis hält Ausgangssignale aus den
Musterdetektoren, und gibt sie als Selektionssignal aus, das die
dem Musterdetektor zugeteilte Bitposition bezeichnet, wobei der Musterdetektor
das Synchronisiercodemuster erfasst. Auf diese Weise erfasst der
synchrone Erfassungsschaltkreis das Synchronmuster, erzeugt jedoch
kein Synchronmuster-Erfassungssignal in dem Fall, dass das Synchronmuster
mit einem vorbestimmten Muster übereinstimmt,
und wenn ein Abschnitt der Rahmenlängen-Bestimmungsinformation
mit einem erwarteten Musterwert übereinstimmt,
da eine Synchronmuster-Haltevorrichtung zum Halten eines derartigen
erwarteten Musterwerts, welcher mindestens einem Abschnitt der Rahmenlängen-Bestimmungsinformation
entspricht, nicht vorgesehen ist.
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Zusammenfassung
der Erfindung
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Dementsprechend
ist es eine Aufgabe der vorliegenden Erfindung, einen Synchronisierschaltkreis
zu schaffen, der den vorstehend genannten Nachteil der herkömmlichen
Vorrichtung überwindet.
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Eine
weitere Aufgabe der vorliegenden Erfindung ist es, einen Synchronisierschaltkreis
zu schaffen, der in der Lage ist, den Fehlimpuls in dem dem digitalen
Schallsignal entspechenden Ton zu minimieren.
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Die
vorstehend genannten und andere Aufgaben der vorliegenden Erfindung
werden erfindungsgemäß mit Hilfe
eines Synchronisierschaltkreises gelöst, der so konfiguriert ist,
dass er einen Bitstrom empfängt, welcher
Anfangsinformationen mit einem Synchromuster und Rahmenlänge-Bestimmungsinformationen
in jedem Rahmen aufweist, und dass er eine Rahmenabgrenzung erfasst,
um ein rahmensynchrones Signal zu erzeugen, das den Anfangsinformationen
entspricht, wobei der Synchronschaltkreis Folgendes aufweist:
eine
Synchronmuster-Haltevorrichtung zum Halten eines erwarteten Musterwerts,
der zumindest einem Abschnitt der Rahmenlänge-Bestimmungsinformation
entspricht;
eine Datenumwandlungsvorrichtung zum Umwandeln
des Bitstroms des Synchronmusters und der Rahmenlänge-Bestimmungsinformation
in parallele Daten;
eine Synchronmuster-Erfassungsvorrichtung
zum Erfassen des Synchronmusters und der Rahmenlänge-Bestimmungsinformationen
aus den parallelen Daten und zum Erzeugen eines Synchronmuster-Erfassungssignals,
wenn das Synchronmuster von den parallelen Daten mit einem vorbestimmten
Muster übereinstimmt
und wenn ein Abschnitt der Rahmenlänge-Bestimmungsinformation
von den parallelen Daten mit dem erwarteten Musterwert übereinstimmt;
und
eine Synchronmuster-Unterscheidungsvorrichtung, die so
ausgelegt ist, dass sie für
die Erzeugung eines vorbestimmten Synchronsignals das Synchronmuster-Erfassungssignal
empfängt.
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In
einer Ausführungsform
weist die Synchronmuster-Haltevorrichtung ein Synchronmusterregister zum
Halten des Musterwerts auf. Die Synchronmuster-Erfassungsvorrichtung
weist dabei Folgendes auf:
ein Anfangsregister, das so ausgelegt
ist, dass es auf das Synchronmuster-Erfassungssignal anspricht,
um die Rahmenlänge-Bestimmungsinformationen
von den parallelen Daten zu extrahieren und zu halten;
einen
Rahmenzähler,
der so ausgelegt ist, dass er auf das Synchronmuster-Erfassungssignal
anspricht, um die Anzahl der Bits in dem nach dem Synchronmuster-Erfassungssignal
zugeführten
Bitstrom zu zählen;
einen
Rahmenlängengenerator
zur Ausgabe der Bitanzahl eines Rahmens von einem in dem Anfangsregister gehaltenen
Wert;
einen Vergleicher, der so ausgelegt ist, dass er einen
Zählwert
des Rahmenzählers
mit der Bitanzahl eines von dem Rahmenlängengenerator ausgegebenen
Rahmens vergleicht, und zum Erzeugen eines Zählendesignals, wenn beide Werte übereinstimmen;
und
einen Übereinstimmungs-Detektor
zum Erzeugen des vorbestimmten Synchronsignals, wenn das Synchronmuster-Erfassungssignal
und das Zählendesignal
gleichzeitig erzeugt werden.
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Die
vorstehend genannten und andere Aufgaben, Merkmale und Vorteile
der vorliegenden Erfindung ergeben sich aus der nachfolgenden Beschreibung
bevorzugter Ausführungsformen
der Erfindung mit Bezug auf die anliegenden Zeichnungen.
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Kurzbeschreibung
der Zeichnungen
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Es
zeigen:
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1 den Aufbau eines Rahmens
des MPEG/Audio-Schicht 2-Systems;
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2 eine Tabelle, welche die
Bitraten veranschaulicht, die durch den Bitratenindex und den Schichtwert
bestimmt werden;
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3 ein Blockdiagramm des
speziell konstruierten Synchronisierschaltkreises des Standes der Technik;
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4 eine Zeittafel, welche
den Zeitablauf bei der Herstellung der Rahmensynchronisation zeigt, wenn
ein Zählvorgang
von einem normalen Synchronmuster aus startet;
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5 eine Zeittafel, welche
den Zeitablauf bei der Herstellung der Rahmensynchronisation zeigt, wenn
ein Zählvorgang
von einem Quasi-Synchronmuster aus startet;
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6 ein Blockdiagramm einer
Ausführungsform
des erfindungsgemäßen Synchronisierschaltkreises;
und
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7 eine Zeittafel, welche
den Zeitablauf bei der Herstellung der Rahmensynchronisation in
der erfindungsgemäßen Ausführungsform
zeigt, wenn ein Zählvorgang
von einem Quasi-Synchronmuster aus startet.
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Beschreibung
der bevorzugten Ausführungsformen
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Mit
Bezug auf 6 ist ein
Blockdiagramm einer Ausführungsform
des erfindungsgemäßen Synchronisierschaltkreises
gezeigt. In 6 sind Elemente ähnlich den
in 3 gezeigten Elementen
mit den selben Bezugszeichen bezeichnet. Diese Ausführungsform
ist als speziell konstruierter Synchronisierschaltkreis aufgebaut.
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Wie
in 6 gezeigt ist, weist
die Ausführungsform
des Synchronisierschaltkreises ein Synchronmusterregister 1,
einen Serien-Parallel-Umwandler 2, ein Anfangsregister 3,
einen Synchronmusterdetektor 4, einen Regler 5,
einen Rahmenzähler 6,
einen Rahmenlängengenerator 7,
einen Vergleicher 8 sowie einen Inkonsistenzdetektor 9 auf,
welche wie gezeigt gekoppelt sind.
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Aus
dem Vergleich zwischen den 3 und 6 wird ersichtlich, dass
sich die gezeigte Ausführungsform von
dem Beispiel des Standes der Technik insofern unterscheidet, als
die gezeigte Ausführungsform
das Synchronmusterregister 1, welches ein Schreibsignal 104 und
einen Synchronmuster-Einstellwert 105 empfängt und
einen Synchronmusterwert 106 an den Synchronmusterdetektor 4 ausgibt,
neu hinzufügt.
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Nun
wird der Betrieb der Ausführungsform
des Synchronisierschaltkreises beschrieben. Zunächst wird ein Rücksetzsignal 102 an
den Regler 5 angelegt, so dass der Regler ansprechend auf
das Rücksetzsignal 102 initialisiert
wird, und ein Zähler-Rücksetzsignal 111 an
den Rahmenzähler 6 ausgibt
und mit der Ausgabe eines Lesetaktsignals 103 an den Serien-Parallel-Umwandler 2 beginnt.
Andererseits wird ein Bitstrom 101 an den Serien-Parallel-Umwandler 2 geliefert,
und ein Bit in dem Bitstrom wird vom Serien-Parallel-Umwandler 2 in
Synchronisation mit einem Anstieg des Lesetaktsignals 103 empfangen,
so dass der Bitstrom 101 entsprechend dem Lesetaktsignal 103 in
einen Parallelwert von 32 Bits umgewandelt wird, wobei die Bitanzahl
des Parallelwerts der Bitanzahl des Anfangsblocks entspricht. Der
Parallelwert von 32 Bits wird als Datenbestand 107 an den
Synchronmusterdetektor 4 und an das Anfangsregister 3 ausgegeben.
Der Datenbestand 107 weist ein derartiges Format auf, dass
das höchstwertige
Bit zeitlich das älteste
Bit ist.
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Andererseits
werden, wie vorstehend beschrieben worden ist, das Schreibsignal 104 und
der Synchronmuster-Einstellwert 105 an das Synchronmusterregister 1 geliefert,
so dass der Synchronmuster-Einstellwert 105 ansprechend
auf das Schreibsignal 104 in dem Synchronmusterregister 1 gehalten
wird, und dann als Synchronmusterwert 106 an den Synchronmusterdetektor 4 ausgegeben
wird.
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Der
Sychronmusterdetektor 4 erzeugt ein Synchronmuster-Erfassungssignal 108,
wenn der empfangene Datenbestand 107 mit dem Synchronmuster übereinstimmt
und auch mit Elementen übereinstimmt,
die durch den Synchronmusterwert 106 bezeichnet sind. Das
Synchronmuster-Erfassungssignal 108 wird an den Regler 5 und
an den Übereinstimmungsdetektor 9 geliefert.
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Nach
der Initialisierung des Reglers 5, falls ein erstes Synchronmuster-Erfassungssignal 108 erzeugt wird,
gibt der Regler 5 ein Zwischenspeichersignal 109 an
das Anfangsregister 3 aus, so dass dieses veranlasst wird,
die Rahmenlänge-Bestimmungsinformationen,
welche von dem vom Serien-Parallel-Umwandler 2 ausgegebenen
Datenbestand 107 extrahiert werden, zwischenzuspeichern.
Die zwischengespeicherten Informationen werden vom Anfangsregister 3 als
Anfangsinformationen 110 an den Rahmenlängengenerator 7 ausgeben.
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Der
Rahmenlängengenerator 7 sucht
die Bitanzahl eines Rahmens auf der Basis der Anfangsinformationen 110 und
gibt sie als Rahmenlängendaten 112 an
den Vergleicher 8 aus. Andererseits wird der Rahmenzähler 6 durch
das vom Regler 5 ausgegebene Zähler-Rücksetzsignal 111 rückgesetzt,
und zählt
das Lesetaktsignal 103, das vom Regler 5 geliefert
wird, so dass ein Zählwert 113 des
Rahmenzählers 5 an
den Vergleicher 8 geliefert wird. Hierbei wird das Zähler-Rücksetzsignal 111 ohne
Unterbrechung erzeugt, bis das Synchronmuster-Erfassungssignal 108 an
den Regler 5 geliefert wird, und aus diesem Grund führt der
Rahmenzähler 6 während einer
Zeitdauer, in der das Zähler-Rücksetzsignal 111 weiter
zugeführt
wird, überhaupt
keinen Zählvorgang
aus.
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Der
Vergleicher 8 empfängt
die Rahmenlängendaten 112 und
den Zählwert 113 und
erzeugt ein Zählendesignal 114,
wenn die Rahmenlängendaten 112 und
der Zählwert 113 übereinstimmen,
und das Zählendesignal 114 wird
an den Übereinstimmungsdetektor 9 geliefert.
Falls das Synchronmuster-Erfassungssignal 108 vom Synchronmusterdetektor 4 an
den Übereinstimmungsdetektor 9 zur
selben Zeit geliefert wird, wie das Zählendesignal 114 an
den Übereinstimmungsdetektor 9,
beurteilt der Übereinstimmungsdetektor 9,
dass die Synchronisation hergestellt worden ist, und gibt ein Synchronsignal 116 aus,
das nicht nur an eine externe Einrichtung sondern auch an den Regler 5 geliefert
wird. Falls das Synchronsignal 116, das anzeigt, dass die
Synchronisation hergestellt ist, vom Übereinstimmungsdetektor 9 an
den Regler 5 geliefert wird, hört der Regler 5 mit
der Ausgabe des Lesetaktsignals 103 auf.
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Falls
das Synchronmuster-Erfassungssignal 108 zur selben Zeit
wie das Zählendesignal 114 erzeugt wird,
wird nicht beurteilt, dass die Synchronisation noch nicht hergestellt
worden ist, und der Übereinstimmungsdetektor 9 gibt
ein Inkonsistenzsignal 115 an den Regler 5 aus.
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Hier
kann eine derartige Konstruktion vorliegen, dass wenn das Synchronmuster-Erfassungssignal 108 zur
selben Zeit wie das Zählendesignal 114 kontinuierlich über drei
oder mehr Rahmen erzeugt wird, das Synchronsignal 116 erzeugt
wird.
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Die
Anlegung des Inkonsistenzsignals 115 an den Regler 5 bewirkt,
dass der Regler 5 in seinen Anfangszustand zurückkehrt,
so dass ansprechend auf das Inkonsistenzsignal 115 der
Bitstrom 101 der Bitmenge, die bis zu diesem Zeitpunkt
zugeführt
worden ist und einem Rahmen entspricht, zur Verfügung steht. Genauer gesagt
steht die Bitanzahl zur Verfügung,
die den von dem Rahmenlängengenerator 7 ausgegebenen Rahmenlängendaten 112 entspricht.
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Hier
wird ein Beispiel für
den Wert, der in dem Synchronmusterregister
1 festgelegt
ist, mit Bezug auf das folgende System erklärt: In diesem System wird davon
ausgegangen, dass es nur dann als Synchronmuster beurteilt wird,
wenn der festgelegte Wert des Bitratenindex mit dem in dem Anfangsblock
vorliegenden Bitratenindexwert übereinstimmt,
der festgelegte Wert der Abtastfrequenz mit der in dem Anfangsblock
vorliegenden Abtastfrequenz übereinstimmt,
und der festgelegte Wert der Schichtfrequenz mit der in dem Anfangsblock
vorliegenden Schicht übereinstimmt.
In diesem System ist der Synchronmuster-Detektor
4 aus
einem Logikschaltkreis aufgebaut, der so konfiguriert ist, dass
das Synchronmuster-Erfassungssignal
108 nur dann erzeugt
wird, wenn alle der folgenden Voraussetzungen (1) und (2) erfüllt sind.
In den folgenden Synchronmuster-Erfassungsvoraussetzungen ist das
höchstwertige
Bit des 32-Bit-Parallelwerts
des Datenbestands
107 mit "31" bezeichnet,
und das niedrigstwertige Bit wird durch das Bezugszeichen "0" ausgedrückt. Beispielsweise wird der
Wert, der durch 12 vom höchstwertigen
Bit aus gezählten
Bits ausgedrückt
wird, als "31:20" bezeichnet. Synchronmuster-Erfassungsvoraussetzung
(1)
| Synchronmuster "31:20" | =
alle "1" |
| ID "19" | ="1" |
| Schicht "18:17" | =
anders als "00" |
| Bitratenindex "15:12" | =
anders als "1111" |
| Abtastfrequenz "11:10" | =
anders als "11" |
Synchronmuster-Erfassungsvoraussetzung
(2)
| Schicht "18:17" | =
Schicht-Einstellwert des Synchronmuster-Einstellwerts 104 |
| Bitratenindex "15:12" | =
Bitratenindex-Einstellwert des Synchronmusterregister-Einstellwerts 104 |
| Abtastfrequenz "11:10" | =
Abtastfrequenz-Einstellwert des Synchronmuster-Einstellwerts 104 |
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Mit
Bezug auf 7 ist eine
Zeittafel gezeigt, welche den Betrieb zeigt, wenn der Bitstrom 101 angelegt
wird, ähnlich
dem in den 5A, 5B und 5C gezeigten Fall. "A" in 7 zeigt den Bitstrom 101 an,
und "B" in 7 zeigt das Synchronmuster-Erfassungssignal 108 an. "C" in 7 zeigt das Synchronsignal 116 an.
Der schraffierte Abschnitt in "A" in 7 bezeichnet
das Synchronmuster.
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In
diesem Beispiel wird eine derartige Bedingung in dem Synchronmusterregister 1 festgelegt,
dass die empfangene Bitfolge nur dann als Sychronmuster behandelt
wird, wenn der im Bitstrom 101 enthaltene Rahmen die Schicht 2 ist,
die Abtastfrequenz 48 KHz beträgt,
und die Bitrate 192 kb/s ist. Unter dieser Voraussetzung
sind die festgelegten Werte derart, dass die Schicht = "10", der Bitratenindex
= "1010" und die Abtastfrequenz
= "01" ist.
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Ein
erstes eingegebenes Quasi-Synchronmuster ist "1100" und
zeigt an, dass der Bitratenindex 256 kb/s beträgt. Da sich das erste eingegebene
Quasi-Synchronmuster von "1100" von dem vorstehenden
Einstellwert "1010" unterscheidet, gibt
der Synchronmusterdetektor 4 kein Synchronmuster-Erfassungssignal 108 aus.
Als Nächstes
stimmt, wenn ein erstes korrektes Synchronmuster eingegeben wird,
das Synchronmuster völlig
mit allen in dem Synchronmusterregister 1 eingestellten
Elementen überein,
der Synchronmusterdetektor 4 gibt das Synchronmuster-Erfassungssignal 108 aus,
so dass der Rahmenzähler 6 seinen
Zählvorgang beginnt,
mit dem Ergebnis, dass bei Eingabe eines zweiten normalen Synchronmusters
das Synchronsignal 116 vom Übereinstimmungsdetektor 9 ausgegeben
wird.
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Bei
dem vorstehend erwähnten
Beispiel weist der Bitratenindex 15 Formen auf, die Schicht
weist 3 Formen auf, und die Abtastfrequenz umfasst 3 Formen. Aus
diesem Grund wird, indem das Synchronmuster, das den jeweiligen
Elementen (dem tatsächlichen
Bitratenindex, der tatsächlichen
Schicht und der tatsächlichen
Abtastfrequenz) entspricht, im Synchronmusterregister 1 eingestellt
wird, die Wahrscheinlichkeit, dass der Rahmenzähler 6 fälschlicherweise
seinen Zählvorgang
aufgrund eines Quasi-Synchronmusters unter der selben Synchronmuster-Erfassungsvoraussetzung
beginnt, wie folgt im Vergleich zum Stand der Technik reduziert: (1/15) × (1/3) × (1/3) = 1/135 Darüber hinaus
stehen in dem Fall, dass der Bitstrom 101 ein Quasi-Synchronmuster
mit dem selben Bitratenindex, der selben Schicht und der selben
Abtastfrequenz wie die des korrekten Synchronmusters aufweist, die in
dem Bitstrom 101 enthaltenen Bits zur Verfügung, wobei
jedoch die Anzahl der zur Verfügung
stehenden Bits unaufhörlich
identisch mit der Rahmenlänge
ist, die in dem Synchronmusterregister 1 eingestellt wird.
Eine Bitanzahl, die zwei oder mehr Rahmen entspricht, steht im Unterschied
zum Stand der Technik niemals gleichzeitig zur Verfügung.
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Wie
aus dem vorstehend Erwähntem
ersichtlich ist, wird die vorliegende Erfindung bei einem Synchronisierschaltkreis
für einen
Bitstrom in einem Kompressions-/Expansionssystem für ein digitales
Schallsignal angewendet, und ist dadurch gekennzeichnet, dass sie
die Vorrichtung für
das vorherige Einstellen der Werte entsprechend den jeweiligen Elementen
der Schicht, der Bitrate und der Abtastfrequenz aufweist, sowie
eine Synchronmuster-Erfassungsvorrichtung, die so konfiguriert ist,
dass sie ein Synchronmuster, das andere Werte als die zuvor festgelegten
Werte aufweist, nicht als Synchronmuster erkennt. Mit dieser Anordnung
ist es möglich,
die Wahrscheinlichkeit der Erfassung des Quasi-Synchronmusters als
Synchronmuster deutlich zu verringern, und daher ist es möglich, den
Fehlimpuls in einem Ton, der dem digitalen Schallsignal entspricht, zu
minimieren.
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Die
Erfindung wurde somit mit Bezug auf spezifische Ausführungsformen
gezeigt und beschrieben. Andererseits versteht es sich, dass die
vorliegede Erfindung in keinster Weise auf die Details der abgebildeten Aufbauten
beschränkt
ist, sondern Veränderungen
und Abänderungen
innerhalb des Schutzumfangs der anliegenden Ansprüche vorgenommen
werden können.
