JPH08274768A - 同期回路 - Google Patents
同期回路Info
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- JPH08274768A JPH08274768A JP7280595A JP7280595A JPH08274768A JP H08274768 A JPH08274768 A JP H08274768A JP 7280595 A JP7280595 A JP 7280595A JP 7280595 A JP7280595 A JP 7280595A JP H08274768 A JPH08274768 A JP H08274768A
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- Japan
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- synchronization
- signal
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- frame
- pattern
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B27/00—Editing; Indexing; Addressing; Timing or synchronising; Monitoring; Measuring tape travel
- G11B27/10—Indexing; Addressing; Timing or synchronising; Measuring tape travel
- G11B27/19—Indexing; Addressing; Timing or synchronising; Measuring tape travel by using information detectable on the record carrier
- G11B27/28—Indexing; Addressing; Timing or synchronising; Measuring tape travel by using information detectable on the record carrier by using information signals recorded by the same method as the main recording
- G11B27/30—Indexing; Addressing; Timing or synchronising; Measuring tape travel by using information detectable on the record carrier by using information signals recorded by the same method as the main recording on the same track as the main recording
- G11B27/3027—Indexing; Addressing; Timing or synchronising; Measuring tape travel by using information detectable on the record carrier by using information signals recorded by the same method as the main recording on the same track as the main recording used signal is digitally coded
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/00007—Time or data compression or expansion
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/08—Speed or phase control by synchronisation signals the synchronisation signals recurring cyclically
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
- H04N21/40—Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
- H04N21/43—Processing of content or additional data, e.g. demultiplexing additional data from a digital video stream; Elementary client operations, e.g. monitoring of home network or synchronising decoder's clock; Client middleware
- H04N21/4302—Content synchronisation processes, e.g. decoder synchronisation
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Abstract
(57)【要約】
【目的】ビットストリームが廃棄され、音の先頭部分が
欠ける確率を低減するディジタル・オーディオ信号の圧
縮伸長方式に拠るビットストリームの同期回路を提供す
る。 【構成】同期パターンレジスタ１と、直並列変換器２
と、ヘッダレジスタ３と、同期パターン検出器４と、制
御器５と、フレームカウンタ６と、フレーム長生成器７
と、比較器８と、一致検出器９とを備えて構成されてお
り、レイヤ、ビットレートおよびサンプリング周波数等
の各項目に対応する値を、予め同期パターンレジスタ１
に設定しておくことにより、当該設定値以外の値に対応
する同期パターンを同期パターンの判定外とすることに
より、疑似同期パターンによる同期パターン検出の確率
が著しく低減され、ディジタル・オーディオ信号に対応
する音の先頭部分の欠除が大幅に減少される。
欠ける確率を低減するディジタル・オーディオ信号の圧
縮伸長方式に拠るビットストリームの同期回路を提供す
る。 【構成】同期パターンレジスタ１と、直並列変換器２
と、ヘッダレジスタ３と、同期パターン検出器４と、制
御器５と、フレームカウンタ６と、フレーム長生成器７
と、比較器８と、一致検出器９とを備えて構成されてお
り、レイヤ、ビットレートおよびサンプリング周波数等
の各項目に対応する値を、予め同期パターンレジスタ１
に設定しておくことにより、当該設定値以外の値に対応
する同期パターンを同期パターンの判定外とすることに
より、疑似同期パターンによる同期パターン検出の確率
が著しく低減され、ディジタル・オーディオ信号に対応
する音の先頭部分の欠除が大幅に減少される。
Description
【０００１】
【産業上の利用分野】本発明は同期回路に関し、特にデ
ィジタル・オーディオ信号の圧縮伸長方式に拠るビット
ストリームに対する同期回路に関する。
ィジタル・オーディオ信号の圧縮伸長方式に拠るビット
ストリームに対する同期回路に関する。
【０００２】
【従来の技術】従来の、この種の同期回路の例として
は、ＩＳＯ／ＩＥＣ １１１７２−３（以下、ＭＰＥＧ
／Ａｕｄｉｏ方式と云う）として標準化されているディ
ジタル・オーディオ信号の圧縮伸長方式に従ったビット
ストリームに対する同期回路が挙げられる。前記ＭＰＥ
Ｇ／Ａｕｄｉｏ方式としては、レイヤ１、レイヤ２およ
びレイヤ３の３方式があり、以下においては、レイヤ２
方式を用いた従来例について説明するが、当該従来例の
説明の前に、上記ＭＰＥＧ／Ａｕｄｉｏ方式の概要につ
いて説明する。
は、ＩＳＯ／ＩＥＣ １１１７２−３（以下、ＭＰＥＧ
／Ａｕｄｉｏ方式と云う）として標準化されているディ
ジタル・オーディオ信号の圧縮伸長方式に従ったビット
ストリームに対する同期回路が挙げられる。前記ＭＰＥ
Ｇ／Ａｕｄｉｏ方式としては、レイヤ１、レイヤ２およ
びレイヤ３の３方式があり、以下においては、レイヤ２
方式を用いた従来例について説明するが、当該従来例の
説明の前に、上記ＭＰＥＧ／Ａｕｄｉｏ方式の概要につ
いて説明する。
【０００３】ＭＰＥＧ／Ａｕｄｉｏレイヤ２方式の１フ
レームに含まれるビット数は、ビットレートおよびサン
プリング周波数の数値から次式により与えられる。 １フレームのビット数＝（ビットレート）×１１５２／
（サンプリング周波数） また、１フレームのビット数は８の倍数にすることが定
義されている。１例として、ビットレートが１９２ｋｂ
／ｓ、サンプリング周波数が４８ｋＨｚの場合には、１
フレ−ムの総ビット数は４６０８ビットになる。
レームに含まれるビット数は、ビットレートおよびサン
プリング周波数の数値から次式により与えられる。 １フレームのビット数＝（ビットレート）×１１５２／
（サンプリング周波数） また、１フレームのビット数は８の倍数にすることが定
義されている。１例として、ビットレートが１９２ｋｂ
／ｓ、サンプリング周波数が４８ｋＨｚの場合には、１
フレ−ムの総ビット数は４６０８ビットになる。
【０００４】上記の条件におけるＭＰＥＧ／Ａｕｄｉｏ
レイヤ２方式の１フレームの構造は、図４に示されるよ
うに、ヘッダ、ＣＲＣ（Ｃｙｃｌｉｃ Ｒｅｄｕｎｄａ
ｎｃｙ Ｃｈｅｃｋ）符号、ビット割当指標、スケール
ファクタ選択情報、スケールファクタ指標、サンプルお
よび補助データにより構成されている。ヘッダは、連続
している１２ビットの１から成る同期パターンと、２０
ビットから成る各種情報により構成されており、この２
０ビットの中には、ビットフレーム指標、レイヤ、サン
プリング周波数およびパディングなどの１フレームのビ
ット数を決める情報が含まれている。この２０ビットに
含まれる各種情報の最初の１ビットはＩＤビットと呼ば
れており、ＭＰＥＧ／Ａｕｄｉｏレイヤ方式においては
“１”と定められている。
レイヤ２方式の１フレームの構造は、図４に示されるよ
うに、ヘッダ、ＣＲＣ（Ｃｙｃｌｉｃ Ｒｅｄｕｎｄａ
ｎｃｙ Ｃｈｅｃｋ）符号、ビット割当指標、スケール
ファクタ選択情報、スケールファクタ指標、サンプルお
よび補助データにより構成されている。ヘッダは、連続
している１２ビットの１から成る同期パターンと、２０
ビットから成る各種情報により構成されており、この２
０ビットの中には、ビットフレーム指標、レイヤ、サン
プリング周波数およびパディングなどの１フレームのビ
ット数を決める情報が含まれている。この２０ビットに
含まれる各種情報の最初の１ビットはＩＤビットと呼ば
れており、ＭＰＥＧ／Ａｕｄｉｏレイヤ方式においては
“１”と定められている。
【０００５】また、前記ビットレート指標は４ビットに
て表わされており、この値とレイヤ値により、図３の表
に示されるようにビットレートが規定されている。但
し、“１１１１”は禁止値である。レイヤは２ビットで
表わされており、“１１”はレイヤ１、“１０”はレイ
ヤ２、“０１”はレイヤ３を示している。但し、“０
０”は未定義である。サンプリング周波数は２ビットで
表わされており、“００”は４４．１ｋＨｚ、“０１”
は４８ｋＨｚ、“１０”は３２ｋＨｚを示す。しかし、
“１１”は未定義である。そして、パディングが“１”
の場合には１フレームのビット数を１スロット増やし、
パディングが“０”の場合にはビット数が変化しないこ
とを表わしている。１スロットのビット数はレイヤ１の
場合には３２ビットであり、レイヤ２およびレイヤ３の
場合には、それぞれ８ビットと定められている。
て表わされており、この値とレイヤ値により、図３の表
に示されるようにビットレートが規定されている。但
し、“１１１１”は禁止値である。レイヤは２ビットで
表わされており、“１１”はレイヤ１、“１０”はレイ
ヤ２、“０１”はレイヤ３を示している。但し、“０
０”は未定義である。サンプリング周波数は２ビットで
表わされており、“００”は４４．１ｋＨｚ、“０１”
は４８ｋＨｚ、“１０”は３２ｋＨｚを示す。しかし、
“１１”は未定義である。そして、パディングが“１”
の場合には１フレームのビット数を１スロット増やし、
パディングが“０”の場合にはビット数が変化しないこ
とを表わしている。１スロットのビット数はレイヤ１の
場合には３２ビットであり、レイヤ２およびレイヤ３の
場合には、それぞれ８ビットと定められている。
【０００６】前記同期パターンはフレーム中において唯
一つのみではなく、ヘッダ以外にも存在している可能性
がある。このために、同期パターンを検出することによ
り、即同期が確立されたものと判断することはできな
い。このような疑似同期パターンにより音声信号の復号
処理が行われると、ノイズ音が発生する状態になる。こ
の対策として同期回路においては、最初の同期パターン
の検出後において、この１フレーム後の位置に正常な同
期パターンが存在するような場合には、同期が確立され
たものと判断される。しかも３フレーム以上のフレーム
に亘って同期パターンであるとの判断が行われれば、よ
り正確に同期パターンを検出することができる。
一つのみではなく、ヘッダ以外にも存在している可能性
がある。このために、同期パターンを検出することによ
り、即同期が確立されたものと判断することはできな
い。このような疑似同期パターンにより音声信号の復号
処理が行われると、ノイズ音が発生する状態になる。こ
の対策として同期回路においては、最初の同期パターン
の検出後において、この１フレーム後の位置に正常な同
期パターンが存在するような場合には、同期が確立され
たものと判断される。しかも３フレーム以上のフレーム
に亘って同期パターンであるとの判断が行われれば、よ
り正確に同期パターンを検出することができる。
【０００７】このようにビットストリームの同期パター
ンを検出するのは容易なことではなく、従来の同期回路
例としては、図５に示されるような専用に設計された同
期回路が用いられている。図５に示されるように、本従
来例は、直並列変換器２と、ヘッダレジスタ３と、同期
パターン検出器４と、制御器５と、フレームカウンタ６
と、フレーム長生成器７と、比較器８と、一致検出器９
とを備えて構成されている。以下に、本従来例の動作に
ついて説明する。図５において、まず制御器５にはリセ
ット信号１０２が入力され、このリセットし号により制
御器５が初期化されて、カウンタリセット信号１１１が
出力されてフレームカウンタ６に入力されるとともに、
リードクロック１０３の出力が開始されて直並列変換器
２に入力される。直並列変換器２に対しては、ビットス
トリーム１０１がリードクロック１０３の立ち上がりの
タイミングに同期して入力され、当該ビットストリーム
１０１は、リードクロック１０３に従って、ヘッダのビ
ット数と同一の３２ビットの並列値に変換されてデータ
１０７として出力され、同期パターン検出器４およびヘ
ッダレジスタ３に入力される。なお、このデータ１０７
の値は、上位ビットが時間的に古いビットとなるように
形成されている。同期パターン検出器４においては、入
力されるデータ１０７の値が同期パターンである場合に
は、同期パターン検出信号１０８が出力されて制御器５
および一致検出器９に送られる。なお、同期パターン検
出器４は、以下に示される条件が全て成立する場合にお
いてのみ、当該同期パターン検出信号１０８を出力する
組合わせ回路として構成されている。ここで、以下の同
期パターン検出条件においては、データ１０７の３２ビ
ットの並列値の最上位ビットを“３１”、最下位ビット
を“０”として表わすものとする。例えば、最上位ビッ
トから１２ビット幅の値は“３１：２０”として表わし
ている。
ンを検出するのは容易なことではなく、従来の同期回路
例としては、図５に示されるような専用に設計された同
期回路が用いられている。図５に示されるように、本従
来例は、直並列変換器２と、ヘッダレジスタ３と、同期
パターン検出器４と、制御器５と、フレームカウンタ６
と、フレーム長生成器７と、比較器８と、一致検出器９
とを備えて構成されている。以下に、本従来例の動作に
ついて説明する。図５において、まず制御器５にはリセ
ット信号１０２が入力され、このリセットし号により制
御器５が初期化されて、カウンタリセット信号１１１が
出力されてフレームカウンタ６に入力されるとともに、
リードクロック１０３の出力が開始されて直並列変換器
２に入力される。直並列変換器２に対しては、ビットス
トリーム１０１がリードクロック１０３の立ち上がりの
タイミングに同期して入力され、当該ビットストリーム
１０１は、リードクロック１０３に従って、ヘッダのビ
ット数と同一の３２ビットの並列値に変換されてデータ
１０７として出力され、同期パターン検出器４およびヘ
ッダレジスタ３に入力される。なお、このデータ１０７
の値は、上位ビットが時間的に古いビットとなるように
形成されている。同期パターン検出器４においては、入
力されるデータ１０７の値が同期パターンである場合に
は、同期パターン検出信号１０８が出力されて制御器５
および一致検出器９に送られる。なお、同期パターン検
出器４は、以下に示される条件が全て成立する場合にお
いてのみ、当該同期パターン検出信号１０８を出力する
組合わせ回路として構成されている。ここで、以下の同
期パターン検出条件においては、データ１０７の３２ビ
ットの並列値の最上位ビットを“３１”、最下位ビット
を“０”として表わすものとする。例えば、最上位ビッ
トから１２ビット幅の値は“３１：２０”として表わし
ている。
【０００８】〔同期パターン検出条件〕 同期パターン“３１：２０” ＝全て“１” ＩＤ“１９” ＝“１” レイヤ“１８：１７” ＝“００”以外 ビットレート指標“１５：１２” ＝“１１１１”以外 サンプリング周波数“１１：１０”＝“１１”以外 制御器５においては、初期化後において、最初の同期パ
ターン検出信号１０８が入力されると、これを受けてラ
ッチ信号１０９が出力されてヘッダレジスタ３に入力さ
れる。ヘッダレジスタ３においては、このラッチ信号１
０９を介して、直並列変換器２より入力されるデータ信
号１０７からフレーム長を決定する情報が抽出されて記
憶され、当該情報が、ヘッダ情報１１０として出力され
てフレーム長生成器７に送られる。フレーム長生成器７
においては、ヘッダ情報１１０の値から１フレームのビ
ット数が求められて、フレーム長データ１１２として出
力され比較器８に入力される。一方、フレームカウンタ
６は、制御器５より入力されるカウンタリセット信号１
１１によりリセットされ、同じく制御器５より入力され
るリードクロック１０３が計数されて、計数値１１３と
して出力され比較器８に入力される。但し、制御器５か
らは、同期パターン検出信号１０８が入力されるまで
は、カウンタリセット信号１１１が中断することなく出
力され続けており、フレームカウンタ６においては、こ
のカウンタリセット信号１１１が入力されている間にお
いては、計数動作が一切行われない。
ターン検出信号１０８が入力されると、これを受けてラ
ッチ信号１０９が出力されてヘッダレジスタ３に入力さ
れる。ヘッダレジスタ３においては、このラッチ信号１
０９を介して、直並列変換器２より入力されるデータ信
号１０７からフレーム長を決定する情報が抽出されて記
憶され、当該情報が、ヘッダ情報１１０として出力され
てフレーム長生成器７に送られる。フレーム長生成器７
においては、ヘッダ情報１１０の値から１フレームのビ
ット数が求められて、フレーム長データ１１２として出
力され比較器８に入力される。一方、フレームカウンタ
６は、制御器５より入力されるカウンタリセット信号１
１１によりリセットされ、同じく制御器５より入力され
るリードクロック１０３が計数されて、計数値１１３と
して出力され比較器８に入力される。但し、制御器５か
らは、同期パターン検出信号１０８が入力されるまで
は、カウンタリセット信号１１１が中断することなく出
力され続けており、フレームカウンタ６においては、こ
のカウンタリセット信号１１１が入力されている間にお
いては、計数動作が一切行われない。
【０００９】比較器８においては、フレーム長生成器７
より出力されるフレーム長データ１１２と、フレームカ
ウンタ６より出力される計数値１１３の入力を受けて、
フレーム長データ１１２と計数値１１３の値が一致する
と計数終了信号１１４が出力されて一致検出回路９に入
力される。一致検出回路９においては、当該計数終了信
号１１４が入力されると同時に、同期パターン検出回路
４より出力される同期パターン検出信号１０８が入力さ
れると同期が確立されたものと判断され、同期信号１１
６が出力されて、外部に出力されるとともに制御器５に
も入力される。同期が確立されて、一致検出器９から同
期信号１１６が入力されると、制御器５からのリードク
ロック１０３の出力は停止される。
より出力されるフレーム長データ１１２と、フレームカ
ウンタ６より出力される計数値１１３の入力を受けて、
フレーム長データ１１２と計数値１１３の値が一致する
と計数終了信号１１４が出力されて一致検出回路９に入
力される。一致検出回路９においては、当該計数終了信
号１１４が入力されると同時に、同期パターン検出回路
４より出力される同期パターン検出信号１０８が入力さ
れると同期が確立されたものと判断され、同期信号１１
６が出力されて、外部に出力されるとともに制御器５に
も入力される。同期が確立されて、一致検出器９から同
期信号１１６が入力されると、制御器５からのリードク
ロック１０３の出力は停止される。
【００１０】また、計数終了信号１１４が入力されると
同時に、同期パターン検出信号１０８が入力されない場
合には、同期が未だ確立されていないものと判断され、
不一致信号１１５が出力されて制御器５に入力される。
この場合における最初の同期パターンを、以下において
は疑似同期パターンと記載するものとする。この場合に
は、制御器５は、不一致信号１１５が入力されると初期
状態に戻り、当該不一致信号１１５の出力に応じて、そ
れまでに入力された１フレーム分のビットストリーム１
０１は廃棄されることになる。その際には、フレーム長
生成器７より出力されるフレーム長データ１１２の値だ
けのビットが廃棄される。ここで廃棄されるビット数
は、疑似同期パターンを先頭とする３２ビットをヘッダ
として解釈された結果得られた数値であるため、実際の
フレーム長とは異なっている。これにより、フレーム同
期確立のタイミングが遅滞せざるを得ない状態となる。
同時に、同期パターン検出信号１０８が入力されない場
合には、同期が未だ確立されていないものと判断され、
不一致信号１１５が出力されて制御器５に入力される。
この場合における最初の同期パターンを、以下において
は疑似同期パターンと記載するものとする。この場合に
は、制御器５は、不一致信号１１５が入力されると初期
状態に戻り、当該不一致信号１１５の出力に応じて、そ
れまでに入力された１フレーム分のビットストリーム１
０１は廃棄されることになる。その際には、フレーム長
生成器７より出力されるフレーム長データ１１２の値だ
けのビットが廃棄される。ここで廃棄されるビット数
は、疑似同期パターンを先頭とする３２ビットをヘッダ
として解釈された結果得られた数値であるため、実際の
フレーム長とは異なっている。これにより、フレーム同
期確立のタイミングが遅滞せざるを得ない状態となる。
【００１１】図６（ａ）、（ｂ）および（ｃ）は、フレ
ームカウンタ６において、正常な同期パターンにより計
数動作が開始された場合の同期確立のタイミング図の１
例を示しており、また図７（ａ）、（ｂ）および（ｃ）
は、同じくフレームカウンタ６において、疑似同期パタ
ーンにより計数動作が開始された場合のタイミング図の
１例を示している。更に、図６および図７において、図
６（ａ）および図７（ａ）は、それぞれビットストリー
ム１０１を示し、図６（ｂ）および図７（ｂ）は、それ
ぞれ同期パターン検出信号１０８を示し、図６（ｃ）お
よび図７（ｃ）は、それぞれ同期信号１１６を示してお
り、斜線部分は同期パターンを表わしている。図６
（ａ）において、ビットストリーム１０１に含まれるフ
レームが、フレイヤ２、サンプリング周波数４８ｋＨ
ｚ、ビットレート１９２ｋｂ／ｓにより構成されるもの
とすると、１フレームのビット数は４６０８ビットにな
る。また、図７（ａ）において、ビットストリーム１０
１に含まれるフレームが、フレイヤ２、サンプリング周
波数４８ｋＨｚ、ビットレート２５６ｋｂ／ｓにより構
成されるものとすると、一致検出器９より不一致信号１
１５が出力される場合には、廃棄されるビット数は６１
４４ビットとなる。なお、図６においては、２つ目の正
常同期パターンが入力される時点において、同期信号１
１６が生成されて出力されるが、図７においては、先頭
に疑似同期パターンが存在しているために、直後の２つ
の正常同期パターンを読み飛ばしてしまう状態となり、
４つ目の正常同期パターン入力時において始めて同期信
号１１６が出力されている。従って、疑似同期パターン
が検出されたために、正常フレームが２フレーム分多く
捨てられることになる。正常フレームのビット数と疑似
同期パターンによるフレームのビット数との相互関係に
よっては、廃棄されるフレーム数が更に多くなる場合も
あり得る。このように先頭部分のフレームが廃棄される
ことにより、ディジタル・オーディオ信号に対応する音
の先頭部分が欠除される。
ームカウンタ６において、正常な同期パターンにより計
数動作が開始された場合の同期確立のタイミング図の１
例を示しており、また図７（ａ）、（ｂ）および（ｃ）
は、同じくフレームカウンタ６において、疑似同期パタ
ーンにより計数動作が開始された場合のタイミング図の
１例を示している。更に、図６および図７において、図
６（ａ）および図７（ａ）は、それぞれビットストリー
ム１０１を示し、図６（ｂ）および図７（ｂ）は、それ
ぞれ同期パターン検出信号１０８を示し、図６（ｃ）お
よび図７（ｃ）は、それぞれ同期信号１１６を示してお
り、斜線部分は同期パターンを表わしている。図６
（ａ）において、ビットストリーム１０１に含まれるフ
レームが、フレイヤ２、サンプリング周波数４８ｋＨ
ｚ、ビットレート１９２ｋｂ／ｓにより構成されるもの
とすると、１フレームのビット数は４６０８ビットにな
る。また、図７（ａ）において、ビットストリーム１０
１に含まれるフレームが、フレイヤ２、サンプリング周
波数４８ｋＨｚ、ビットレート２５６ｋｂ／ｓにより構
成されるものとすると、一致検出器９より不一致信号１
１５が出力される場合には、廃棄されるビット数は６１
４４ビットとなる。なお、図６においては、２つ目の正
常同期パターンが入力される時点において、同期信号１
１６が生成されて出力されるが、図７においては、先頭
に疑似同期パターンが存在しているために、直後の２つ
の正常同期パターンを読み飛ばしてしまう状態となり、
４つ目の正常同期パターン入力時において始めて同期信
号１１６が出力されている。従って、疑似同期パターン
が検出されたために、正常フレームが２フレーム分多く
捨てられることになる。正常フレームのビット数と疑似
同期パターンによるフレームのビット数との相互関係に
よっては、廃棄されるフレーム数が更に多くなる場合も
あり得る。このように先頭部分のフレームが廃棄される
ことにより、ディジタル・オーディオ信号に対応する音
の先頭部分が欠除される。
【００１２】
【発明が解決しようとする課題】上述した従来のビット
ストリームに対する同期回路においては、疑似同期パタ
ーンにより同期パターン検出信号が出力されることによ
り、当該疑似同期パターンと正常同期パターンにより示
されるフレーム長の関係により決定されるビット長のビ
ットストリームが廃棄される状態となり、これによりデ
ィジタル・オーディオ信号に対応する音の先頭部分が欠
除される事態を生じるという欠点がある。
ストリームに対する同期回路においては、疑似同期パタ
ーンにより同期パターン検出信号が出力されることによ
り、当該疑似同期パターンと正常同期パターンにより示
されるフレーム長の関係により決定されるビット長のビ
ットストリームが廃棄される状態となり、これによりデ
ィジタル・オーディオ信号に対応する音の先頭部分が欠
除される事態を生じるという欠点がある。
【００１３】また、同期信号が生成されて出力されるま
でに、疑似同期パターンによるビットストリーム廃棄処
理が繰返して行われることにより、前記ディジタル・オ
ーディオ信号に対応する音の欠除される時間が長く延伸
されるという欠点がある。
でに、疑似同期パターンによるビットストリーム廃棄処
理が繰返して行われることにより、前記ディジタル・オ
ーディオ信号に対応する音の欠除される時間が長く延伸
されるという欠点がある。
【００１４】
【課題を解決するための手段】本発明の同期回路は、同
期パターンならびにフレーム長を決定する情報を１フレ
ームごとに含むビット列として形成されるビットストリ
ームにおけるフレームの区切りを検出して、前記同期パ
ターンに対応するフレーム同期信号を出力する同期回路
において、前記フレーム長を決定する情報の全てまたは
その１部に対する期待値を入力して、同期パターン値と
して保持する同期パターン保持手段と、前記ビットスト
リームを直並列変換して、並列データ信号として出力す
るデータ変換手段と、前記並列データ信号より、前記同
期パターンならびに前記同期パターン値に対応する部分
ビット列を抽出し、当該部分ビット列が前記同期パター
ンと一致し、且つ前記同期パターン値に対応する部分ビ
ット列が、前記同期パターン値に一致することを検出し
て、同期パターン検出信号を抽出して出力する同期パタ
ーン検出手段と、前記前記同期パターン検出手段より出
力される同期パターン検出信号を入力して、所定の同期
信号を出力する同期判定手段とを少なくとも備えて構成
される。
期パターンならびにフレーム長を決定する情報を１フレ
ームごとに含むビット列として形成されるビットストリ
ームにおけるフレームの区切りを検出して、前記同期パ
ターンに対応するフレーム同期信号を出力する同期回路
において、前記フレーム長を決定する情報の全てまたは
その１部に対する期待値を入力して、同期パターン値と
して保持する同期パターン保持手段と、前記ビットスト
リームを直並列変換して、並列データ信号として出力す
るデータ変換手段と、前記並列データ信号より、前記同
期パターンならびに前記同期パターン値に対応する部分
ビット列を抽出し、当該部分ビット列が前記同期パター
ンと一致し、且つ前記同期パターン値に対応する部分ビ
ット列が、前記同期パターン値に一致することを検出し
て、同期パターン検出信号を抽出して出力する同期パタ
ーン検出手段と、前記前記同期パターン検出手段より出
力される同期パターン検出信号を入力して、所定の同期
信号を出力する同期判定手段とを少なくとも備えて構成
される。
【００１５】なお、前記同期パターン保持手段は、前記
同期パターン値を保持する同期パターンレジスタとして
構成し、また前記同期判定手段は、前記同期パターン検
出信号により、前記並列データ信号から前記フレーム長
を決定する情報を抽出して保持するヘッダレジスタと、
前記同期パターン検出信号により、以降に入力される前
記ビットストリームのビット数を計数するフレームカウ
ンタと、前記ヘッダレジスタに保持されている値から１
フレームのビット数を求めるフレーム長生成器と、前記
フレームカウンタの値と前記フレーム長生成器の値とを
比較照合して、一致した場合に計数終了信号を出力する
比較器と、前記同期パターン検出信号と前記計数終了信
号の同時発生により、前記所定の同期信号を出力する一
致検出器とを備えて構成してもよい。
同期パターン値を保持する同期パターンレジスタとして
構成し、また前記同期判定手段は、前記同期パターン検
出信号により、前記並列データ信号から前記フレーム長
を決定する情報を抽出して保持するヘッダレジスタと、
前記同期パターン検出信号により、以降に入力される前
記ビットストリームのビット数を計数するフレームカウ
ンタと、前記ヘッダレジスタに保持されている値から１
フレームのビット数を求めるフレーム長生成器と、前記
フレームカウンタの値と前記フレーム長生成器の値とを
比較照合して、一致した場合に計数終了信号を出力する
比較器と、前記同期パターン検出信号と前記計数終了信
号の同時発生により、前記所定の同期信号を出力する一
致検出器とを備えて構成してもよい。
【００１６】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１７】図１は本発明の１実施例の構成を示すブロ
ック図である。本実施例は、専用に設計された同期回路
として構成されており、図１に示されるように、同期パ
ターンレジスタ１と、直並列変換器２と、ヘッダレジス
タ３と、同期パターン検出器４と、制御器５と、フレー
ムカウンタ６と、フレーム長生成器７と、比較器８と、
一致検出器９とを備えて構成されている。本実施例の、
前述の従来例と異なる点は、本実施においては、ライト
信号１０４および同期パターン設定値１０５を入力し
て、同期パターン値１０６を出力する同期パターンレジ
スタ１が、新たに付加されていることである。以下に、
本実施例の動作について説明する。
ック図である。本実施例は、専用に設計された同期回路
として構成されており、図１に示されるように、同期パ
ターンレジスタ１と、直並列変換器２と、ヘッダレジス
タ３と、同期パターン検出器４と、制御器５と、フレー
ムカウンタ６と、フレーム長生成器７と、比較器８と、
一致検出器９とを備えて構成されている。本実施例の、
前述の従来例と異なる点は、本実施においては、ライト
信号１０４および同期パターン設定値１０５を入力し
て、同期パターン値１０６を出力する同期パターンレジ
スタ１が、新たに付加されていることである。以下に、
本実施例の動作について説明する。
【００１８】図１において、まず制御器５にはリセット
信号１０２が入力され、このリセット信号１０２により
制御器５が初期化されて、カウンタリセット信号１１１
が出力されてフレームカウンタ６に入力されるととも
に、リードクロック１０３の出力が開始されて直並列変
換器２およびフレームカウンタ６に入力される。直並列
変換器２に対しては、ビットストリーム１０１がリード
クロック１０３の立ち上がりのタイミングに同期して入
力され、当該ビットストリーム１０１は、リードクロッ
ク１０３に従って、ヘッダのビット数と同一の３２ビッ
トの並列値に変換されてデータ１０７として出力され、
同期パターン検出器４およびヘッダレジスタ３に入力さ
れる。なお、このデータ１０７の値は、上位ビットが時
間的に古いビットとなるように形成されている。
信号１０２が入力され、このリセット信号１０２により
制御器５が初期化されて、カウンタリセット信号１１１
が出力されてフレームカウンタ６に入力されるととも
に、リードクロック１０３の出力が開始されて直並列変
換器２およびフレームカウンタ６に入力される。直並列
変換器２に対しては、ビットストリーム１０１がリード
クロック１０３の立ち上がりのタイミングに同期して入
力され、当該ビットストリーム１０１は、リードクロッ
ク１０３に従って、ヘッダのビット数と同一の３２ビッ
トの並列値に変換されてデータ１０７として出力され、
同期パターン検出器４およびヘッダレジスタ３に入力さ
れる。なお、このデータ１０７の値は、上位ビットが時
間的に古いビットとなるように形成されている。
【００１９】一方において、同期パターンレジスタ１に
対しては、前述のように、ライト信号１０４および同期
パターン設定値１０５が入力されており、ライト信号１
０４を介して同期パターン設定値１０５が保持され、同
期パターン値１０６として出力されて同期パターン検出
器４に入力される。同期パターン検出器４においては、
直並列変換器２より入力されるデータ１０７の値が同期
パターンであり、且つ同期パターンレジスタ１より入力
される同期パターン値１０６により値が指定されている
項目が一致している場合には、それを条件要素として同
期パターン検出信号１０８が出力されて、制御器５およ
び一致検出器９に送られる。
対しては、前述のように、ライト信号１０４および同期
パターン設定値１０５が入力されており、ライト信号１
０４を介して同期パターン設定値１０５が保持され、同
期パターン値１０６として出力されて同期パターン検出
器４に入力される。同期パターン検出器４においては、
直並列変換器２より入力されるデータ１０７の値が同期
パターンであり、且つ同期パターンレジスタ１より入力
される同期パターン値１０６により値が指定されている
項目が一致している場合には、それを条件要素として同
期パターン検出信号１０８が出力されて、制御器５およ
び一致検出器９に送られる。
【００２０】制御器５においては、初期化後において、
最初の同期パターン検出信号１０８が入力されると、こ
れを受けてラッチ信号１０９が出力されてヘッダレジス
タ３に入力される。ヘッダレジスタ３においては、この
ラッチ信号１０９を介して、直並列変換器２より入力さ
れるデータ信号１０７からフレーム長を決定する情報が
抽出されて記憶され、当該情報が、ヘッダ情報１１０と
して出力されてフレーム長生成器７に送られる。フレー
ム長生成器７においては、ヘッダ情報１１０の値から１
フレームのビット数が求められて、フレーム長データ１
１２として出力され比較器８に入力される。一方、フレ
ームカウンタ６は、制御器５より入力されるカウンタリ
セット信号１１１によりリセットされ、同じく制御器５
より入力されるリードクロック１０３が計数されて、計
数値１１３として出力され比較器８に入力される。但
し、制御器５からは、同期パターン検出信号１０８が入
力されるまでは、カウンタリセット信号１１１が中断す
ることなく出力され続けており、フレームカウンタ６に
おいては、このカウンタリセット信号１１１が入力され
ている間においては、計数動作が一切行われない。
最初の同期パターン検出信号１０８が入力されると、こ
れを受けてラッチ信号１０９が出力されてヘッダレジス
タ３に入力される。ヘッダレジスタ３においては、この
ラッチ信号１０９を介して、直並列変換器２より入力さ
れるデータ信号１０７からフレーム長を決定する情報が
抽出されて記憶され、当該情報が、ヘッダ情報１１０と
して出力されてフレーム長生成器７に送られる。フレー
ム長生成器７においては、ヘッダ情報１１０の値から１
フレームのビット数が求められて、フレーム長データ１
１２として出力され比較器８に入力される。一方、フレ
ームカウンタ６は、制御器５より入力されるカウンタリ
セット信号１１１によりリセットされ、同じく制御器５
より入力されるリードクロック１０３が計数されて、計
数値１１３として出力され比較器８に入力される。但
し、制御器５からは、同期パターン検出信号１０８が入
力されるまでは、カウンタリセット信号１１１が中断す
ることなく出力され続けており、フレームカウンタ６に
おいては、このカウンタリセット信号１１１が入力され
ている間においては、計数動作が一切行われない。
【００２１】比較器８においては、フレーム長生成器７
より出力されるフレーム長データ１１２と、フレームカ
ウンタ６より出力される計数値１１３の入力を受けて、
フレーム長データ１１２と計数値１１３の値が一致する
と計数終了信号１１４が出力されて一致検出回路９に入
力される。一致検出回路９においては、当該計数終了信
号１１４が入力されると同時に同期パターン検出回路４
より出力される同期パターン検出信号１０８が入力され
ると同期が確立されたものと判断され、同期信号１１６
が出力されて、外部に出力されるとともに制御器５にも
入力される。同期が確立されて、一致検出器９から同期
信号１１６が入力されると、制御器５からのリードクロ
ック１０３の出力は停止される。
より出力されるフレーム長データ１１２と、フレームカ
ウンタ６より出力される計数値１１３の入力を受けて、
フレーム長データ１１２と計数値１１３の値が一致する
と計数終了信号１１４が出力されて一致検出回路９に入
力される。一致検出回路９においては、当該計数終了信
号１１４が入力されると同時に同期パターン検出回路４
より出力される同期パターン検出信号１０８が入力され
ると同期が確立されたものと判断され、同期信号１１６
が出力されて、外部に出力されるとともに制御器５にも
入力される。同期が確立されて、一致検出器９から同期
信号１１６が入力されると、制御器５からのリードクロ
ック１０３の出力は停止される。
【００２２】また、計数終了信号１１４が入力されると
同時に、同期パターン検出信号１０８が入力されない場
合には、同期が未だ確立されていないものと判断され、
不一致信号１１５が出力されて制御器５に入力される。
なお、この場合に、一致検出器９としては、３フレーム
以上連続して計数終了信号１１４と同期パターン検出信
号１０８が同時に入力されたら同期信号１１６が出力さ
れるように構成してもよい。制御器５は、不一致信号１
１５が入力されると初期状態に戻り、当該不一致信号１
１５の出力に応じて、それまでに入力された１フレーム
分のビットストリーム１０１は廃棄されることになる。
その際には、フレーム長生成器７より出力されるフレー
ム長データ１１２の値だけのビットが廃棄される。
同時に、同期パターン検出信号１０８が入力されない場
合には、同期が未だ確立されていないものと判断され、
不一致信号１１５が出力されて制御器５に入力される。
なお、この場合に、一致検出器９としては、３フレーム
以上連続して計数終了信号１１４と同期パターン検出信
号１０８が同時に入力されたら同期信号１１６が出力さ
れるように構成してもよい。制御器５は、不一致信号１
１５が入力されると初期状態に戻り、当該不一致信号１
１５の出力に応じて、それまでに入力された１フレーム
分のビットストリーム１０１は廃棄されることになる。
その際には、フレーム長生成器７より出力されるフレー
ム長データ１１２の値だけのビットが廃棄される。
【００２３】同期パターンレジスタ１に対して設定され
る値の１例として、以下の方式例について説明する。本
方式例においては、ビットレート指標の設定値とヘッダ
内のビットレート指標値が一致する場合のみ同期パター
ンであると判断するものとする。同様に、サンプリング
周波数の設定値とヘッダ内のサンプリング周波数とが一
致する場合のみ同期パターンであると判断するものとす
る。また、レイヤの設定値とヘッダ内のレイヤ値が一致
する場合のみ同期パターンと判断する。この方式の場合
においては、同期パターン検出器４としては、以下に示
す条件（１）と条件（２）が全て成立する場合に同期パ
ターン検出信号１０８が出力される論理回路として形成
される。ここにおいて、データ１０７の３２ビットの並
列値の最上位ビットを“３１”、最下位ビットを“０”
として表わして、例えば、最上位ビットから１２ビット
幅の値を“３１：２０”として表わすものとする。この
場合における同期パターン検出条件は下記に示されると
うりである。
る値の１例として、以下の方式例について説明する。本
方式例においては、ビットレート指標の設定値とヘッダ
内のビットレート指標値が一致する場合のみ同期パター
ンであると判断するものとする。同様に、サンプリング
周波数の設定値とヘッダ内のサンプリング周波数とが一
致する場合のみ同期パターンであると判断するものとす
る。また、レイヤの設定値とヘッダ内のレイヤ値が一致
する場合のみ同期パターンと判断する。この方式の場合
においては、同期パターン検出器４としては、以下に示
す条件（１）と条件（２）が全て成立する場合に同期パ
ターン検出信号１０８が出力される論理回路として形成
される。ここにおいて、データ１０７の３２ビットの並
列値の最上位ビットを“３１”、最下位ビットを“０”
として表わして、例えば、最上位ビットから１２ビット
幅の値を“３１：２０”として表わすものとする。この
場合における同期パターン検出条件は下記に示されると
うりである。
【００２４】 〔同期パターン検出条件〕 同期パターン“３１：２０” ＝全て“１” ＩＤ“１９” ＝“１” レイヤ“１８：１７” ＝“００”以外 ビットレート指標“１５：１２” ＝“１１１１”以外 サンプリング周波数“１１：１０” ＝“１１”以外 レイヤ“１８：１７” ＝同期パターン設定値１０４の レイヤ設定値 ビットレート指標“１５：１２” ＝同期パターン設定値１０４の ビットレート指標設定値 サンプリング周波数“１１：１０”＝同期パターン設定値１０４の サンプリング周波数設定値 図２（ａ）、（ｂ）および（ｃ）は、前述の図７
（ａ）、（ｂ）および（ｃ）に示されたタイミング図の
場合と同様に、ビットストリーム１０１が入力された場
合の動作を示すタイミング図であり、図２（ａ）はビッ
トストリーム１０１を示し、図２（ｂ）は同期パターン
検出信号１０８を示しており、図２（ｃ）は同期信号１
１６を示している。また斜線部分は同期パターンを表わ
している。この例においては、レイヤ２、サンプリング
周波数４８ｋＨｚ、ビットレート１９２ｋｂ／ｓのみを
同期パターンとして扱うように同期パターンレジスタ１
に対する条件設定が行われる。この場合の設定値は、レ
イヤ＝“１０”、ビットレート指標＝“１０１０”、サ
ンプリング周波数＝“０１”である。
（ａ）、（ｂ）および（ｃ）に示されたタイミング図の
場合と同様に、ビットストリーム１０１が入力された場
合の動作を示すタイミング図であり、図２（ａ）はビッ
トストリーム１０１を示し、図２（ｂ）は同期パターン
検出信号１０８を示しており、図２（ｃ）は同期信号１
１６を示している。また斜線部分は同期パターンを表わ
している。この例においては、レイヤ２、サンプリング
周波数４８ｋＨｚ、ビットレート１９２ｋｂ／ｓのみを
同期パターンとして扱うように同期パターンレジスタ１
に対する条件設定が行われる。この場合の設定値は、レ
イヤ＝“１０”、ビットレート指標＝“１０１０”、サ
ンプリング周波数＝“０１”である。
【００２５】最初に入力される疑似同期パターンは、ビ
ットレート指標が２５６ｋｂ／ｓを表わす“１１００”
であり、上記の設定値“１０１０”とは異なっているた
め、同期パターン検出器４より同期パターン検出信号１
０８が出力されない。次に、最初の正常同期パターンが
入力される場合には、同期パターンレジスタ１に設定さ
れている全ての項目の設定値と一致するので、同期パタ
ーン検出器４からは同期パターン検出信号１０８が出力
されて制御器５に入力され、前述のように、フレームカ
ウンタ６において計数が開始され、この結果、２番目の
正常同期パターン入力時に一致検出器９より同期信号１
１６が出力される。
ットレート指標が２５６ｋｂ／ｓを表わす“１１００”
であり、上記の設定値“１０１０”とは異なっているた
め、同期パターン検出器４より同期パターン検出信号１
０８が出力されない。次に、最初の正常同期パターンが
入力される場合には、同期パターンレジスタ１に設定さ
れている全ての項目の設定値と一致するので、同期パタ
ーン検出器４からは同期パターン検出信号１０８が出力
されて制御器５に入力され、前述のように、フレームカ
ウンタ６において計数が開始され、この結果、２番目の
正常同期パターン入力時に一致検出器９より同期信号１
１６が出力される。
【００２６】上記の例においては、ビットレート指標は
１５種類、レイヤは３種類、サンプリング周波数は３種
類あり、それぞれの項目に対応する同期パターンを同期
パターンレジスタ１内に設定しておくことにより、前記
同期パターン検出条件下において、疑似同期パターンに
より誤まってフレームカウンタ６において計数処理が開
始される確率は、従来例に比較して以下に示されるよう
に低減される。
１５種類、レイヤは３種類、サンプリング周波数は３種
類あり、それぞれの項目に対応する同期パターンを同期
パターンレジスタ１内に設定しておくことにより、前記
同期パターン検出条件下において、疑似同期パターンに
より誤まってフレームカウンタ６において計数処理が開
始される確率は、従来例に比較して以下に示されるよう
に低減される。
【００２７】 （１／１５）×（１／３）×（１／３）＝１／１３５ また、レイヤ、ビットレート指標およびサンプリング周
波数の全ての設定値が同一の疑似同期パターンがビット
ストリーム１０１内に含まれている場合には、ビットス
トリーム１０１におけるビットの廃棄が発生するが、廃
棄されるビット数は、常に同期パターンレジスタ１に設
定されているフレーム長と同一ビット数となり、従来例
のように、２フレーム以上にわたるビット数が１度に廃
棄されるという事態は回避される。
波数の全ての設定値が同一の疑似同期パターンがビット
ストリーム１０１内に含まれている場合には、ビットス
トリーム１０１におけるビットの廃棄が発生するが、廃
棄されるビット数は、常に同期パターンレジスタ１に設
定されているフレーム長と同一ビット数となり、従来例
のように、２フレーム以上にわたるビット数が１度に廃
棄されるという事態は回避される。
【００２８】
【発明の効果】以上説明したように、本発明は、ディジ
タル・オーディオ信号の圧縮伸長方式に拠るビットスト
リームに対する同期回路に適用されて、レイヤ、ビット
レートおよびサンプリング周波数の各項目に対応する値
を、それぞれ予め使用する値に設定しておく手段を設
け、当該設定値以外の値に対応する同期パターンを同期
パターンとして判定しない機能を有する同期パターン検
出手段を備えることにより、疑似同期パターンによる同
期パターン検出の確率を著しく低減することが可能とな
り、ディジタル・オーディオ信号に対応する音の先頭部
分の欠除を大幅に減少させることができるという効果が
ある。
タル・オーディオ信号の圧縮伸長方式に拠るビットスト
リームに対する同期回路に適用されて、レイヤ、ビット
レートおよびサンプリング周波数の各項目に対応する値
を、それぞれ予め使用する値に設定しておく手段を設
け、当該設定値以外の値に対応する同期パターンを同期
パターンとして判定しない機能を有する同期パターン検
出手段を備えることにより、疑似同期パターンによる同
期パターン検出の確率を著しく低減することが可能とな
り、ディジタル・オーディオ信号に対応する音の先頭部
分の欠除を大幅に減少させることができるという効果が
ある。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】本実施例における疑似同期パターンに対応する
フレーム同期のタイミング図である。
フレーム同期のタイミング図である。
【図３】ビットレート指標値およびレイヤ値により規定
されるビットレート値を示す図である。
されるビットレート値を示す図である。
【図４】ＭＰＥＣ／Ａｕｄｉｏレイヤ２方式の１フレー
ムの構造を示す図である。
ムの構造を示す図である。
【図５】従来例の構成を示すブロック図である。
【図６】従来例における同期パターンに対応するフレー
ム同期のタイミング図である。
ム同期のタイミング図である。
【図７】従来例における疑似同期パターンに対応するフ
レーム同期のタイミング図である。
レーム同期のタイミング図である。
１ 同期パターンレジスタ ２ 直並列変換器 ３ ヘッダレジスタ ４ 同期パターン検出器 ５ 制御器 ６ フレームカウンタ ７ フレーム長生成器 ８ 比較器 ９ 一致検出器 １０１ ビットストリーム １０２ リセット信号 １０３ リードクロック １０４ ライト信号 １０５ 同期パターン設定値 １０６ 同期パターン値 １０７ データ １０８ 同期パターン検出信号 １０９ ラッチ信号 １１０ ヘッダ情報 １１１ カウンタリセット信号 １１２ フレーム長データ １１３ 計数値 １１４ 計数終了信号 １１５ 不一致検出信号 １１６ 同期信号
Claims (2)
- 【請求項１】 同期パターンならびにフレーム長を決定
する情報を１フレームごとに含むビット列として形成さ
れるビットストリームにおけるフレームの区切りを検出
して、前記同期パターンに対応するフレーム同期信号を
出力する同期回路において、 前記フレーム長を決定する情報の全てまたはその１部に
対する期待値を入力して、同期パターン値として保持す
る同期パターン保持手段と、 前記ビットストリームを直並列変換して、並列データ信
号として出力するデータ変換手段と、 前記並列データ信号より、前記同期パターンならびに前
記同期パターン値に対応する部分ビット列を抽出し、当
該部分ビット列が前記同期パターンと一致し、且つ前記
同期パターン値に対応する部分ビット列が、前記同期パ
ターン値に一致することを検出して、同期パターン検出
信号を抽出して出力する同期パターン検出手段と、 前記前記同期パターン検出手段より出力される同期パタ
ーン検出信号を入力して、所定の同期信号を出力する同
期判定手段と、 を少なくとも備えて構成されることを特徴とする同期回
路。 - 【請求項２】 前記同期パターン保持手段が、前記同期
パターン値を保持する同期パターンレジスタとして構成
され、 前記同期判定手段が、前記同期パターン検出信号によ
り、前記並列データ信号から前記フレーム長を決定する
情報を抽出して保持するヘッダレジスタと、 前記同期パターン検出信号により、以降に入力される前
記ビットストリームのビット数を計数するフレームカウ
ンタと、 前記ヘッダレジスタに保持されている値から１フレーム
のビット数を求めるフレーム長生成器と、 前記フレームカウンタの値と前記フレーム長生成器の値
とを比較照合して、一致した場合に計数終了信号を出力
する比較器と、 前記同期パターン検出信号と前記計数終了信号の同時発
生により、前記所定の同期信号を出力する一致検出器
と、 を備えて構成されることを特徴とする請求項１記載の同
期回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7280595A JP2817660B2 (ja) | 1995-03-30 | 1995-03-30 | 同期回路 |
| US08/625,915 US5668840A (en) | 1995-03-30 | 1996-04-01 | Synchronizing circuit for use in a digital audio signal compressingxpanding system |
| EP96105182A EP0735709B1 (en) | 1995-03-30 | 1996-04-01 | Synchronizing circuit for use in a digital audio signal compressing/expanding system |
| DE69631852T DE69631852T2 (de) | 1995-03-30 | 1996-04-01 | Synchronisierschaltung für ein Kompression/Expansionssystem eines digitalen Audiosignals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7280595A JP2817660B2 (ja) | 1995-03-30 | 1995-03-30 | 同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08274768A true JPH08274768A (ja) | 1996-10-18 |
| JP2817660B2 JP2817660B2 (ja) | 1998-10-30 |
Family
ID=13499984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7280595A Expired - Fee Related JP2817660B2 (ja) | 1995-03-30 | 1995-03-30 | 同期回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5668840A (ja) |
| EP (1) | EP0735709B1 (ja) |
| JP (1) | JP2817660B2 (ja) |
| DE (1) | DE69631852T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6546065B1 (en) | 1999-01-28 | 2003-04-08 | Oki Electric Industry Co., Ltd. | Frame synchronous circuit |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0755134A1 (en) * | 1995-07-20 | 1997-01-22 | ALCATEL BELL Naamloze Vennootschap | Frame synchronisation method |
| JP3322561B2 (ja) * | 1996-04-12 | 2002-09-09 | シャープ株式会社 | Ｆｍ文字多重放送用受信機 |
| US6298387B1 (en) * | 1996-07-12 | 2001-10-02 | Philips Electronics North America Corp | System for detecting a data packet in a bitstream by storing data from the bitstream in a buffer and comparing data at different locations in the buffer to predetermined data |
| US6154468A (en) * | 1996-10-24 | 2000-11-28 | Philips Electronics North America Corporation | Fast sync-byte search scheme for packet framing |
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