JP2950204B2 - 同期信号検出回路およびその検出方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はビットストリームから同
期信号を検出する回路およびその検出方法に関し、特
に、例えばＩＳＯ／ＩＥＣ １１１７２−３（以下「Ｍ
ＰＥＧオーディオ規格」という）に規定される方式に従
う圧縮音響信号のビットストリームから同期信号を検出
する装置に好適に適用される同期信号検出回路およびそ
の検出方法に関する。

【０００２】

【従来の技術】音響信号の圧縮技術として、ＩＳＯ／Ｉ
ＥＣ ＳＣ２９／ＷＧ１１に設置されたＭＰＥＧ（Movi
ng Picture Experts Group）の中で動画像の符号化と並
行して標準化された通称ＭＰＥＧオーディオ（標準番号
は「ＩＳＯ／ＩＥＣ １１１７２−３」）と呼ばれる方
式がある。これは音響信号を心理聴覚（Psychacoustic
s）特性に基づいて量子化ビット数を最適化し、高能率
の圧縮を実現するものである。

【０００３】ＭＰＥＧオーディオの圧縮音響信号は、音
響信号を圧縮符号化した符号列に、ビットレート等の情
報を符号化したビット列と同期信号とを付加したビット
ストリームの形で伝送される。

【０００４】ＭＰＥＧオーディオにおけるビットストリ
ームの同期信号は、“１”が１２ビット連続してなる同
期パターンがビットストリームの先頭に配置されてい
る。

【０００５】ところが、ＭＰＥＧオーディオの規格で
は、同期信号以外の場所にも１２ビット以上の“１”が
連続することを許している。このようなパターンは圧縮
音響信号（オーディオデータ）や、アンシラリデータ
（Ancillary Data：外部データ；オーディオデータが後
述するＡＡＵの終わりに達しない場合の残りの部分をい
い、ＭＰＥＧオーディオ以外の任意のデータを挿入する
ことができる）など、ビットストリーム中のいたる所に
存在しうる（すなわちヘッダ以外の部分には任意のビッ
ト・パターンが出現可能）。

【０００６】このため、ＭＰＥＧオーディオにおいて
は、同期パターンを検出するだけでは同期を確立するこ
とはできず、同期パターンが周期的に入来することを認
識してから同期を確立することが必要とされている。

【０００７】図３に、ＭＰＥＧオーディオのビットスト
リーム（１フレーム）及びヘッダの構成を示す。なお、
ＭＰＥＧオーディオのビットストリームの１フレームを
ＡＡＵ（Audio Access Unit；オーディオ復号単位）と
いい、単独で復号できる参照単位である。

【０００８】図３を参照して、ヘッダは合計３２ビット
とされ、このうち先頭の１２ビットに同期パターン
（「同期ワード」ともいう）、その後にはビットストリ
ームの素性を示す種々の情報（ＩＤ、レイヤ指定、エラ
ー・チェックの有無を指定するプロテクションビット、
ビットレートインデックス、サンプリング周波数、ステ
レオ／モノラル、コピーライト表示等）が含まれてい
る。

【０００９】ＭＰＥＧオーディオビットストリームの１
フレームのビット数は、ビットレート、サンプリング周
波数、パディングの３つの値によって決まり、これらの
値はヘッダに含まれる。

【００１０】例えば、ビットレートが１９２ｋｂｐｓ
（ヘッダの第１７ビットから第２０ビットのビットフィ
ールドに配置される「ビットレートインデックス」が
“１０１０”）、サンプリング周波数が４８ｋＨｚ（ヘ
ッダの第２１、第２２ビットのビットフィールドが“０
１”）のときは、１フレームのビット数が４６０８ビッ
トと定められている。

【００１１】同期パターンが周期的に入来することを確
認するためにはヘッダの情報からテーブル参照により１
フレーム当たりのビット数を求め、該ビット数ごとに同
期パターンが検出されることを確認すればよい。

【００１２】図４は、このような従来の同期検出回路の
構成を示すブロック図である。

【００１３】図４を参照して、ビットストリームとし
て、ビットストリームデータ５０と、転送クロックであ
るビットストリームクロック５１をそれぞれ供給する。

【００１４】シフトレジスタ１０３は、ビットストリー
ムデータをビットストリームクロックの立ち上がりに同
期して取り込むとともにデータをシフトする３２ビット
のシフトレジスタとして構成され、同期パターンを検出
するための１２ビットのシフトレジスタ１０３−ａと、
ヘッダの残り２０ビットを検出するための２０ビットの
シフトレジスタ１０３−ｂからなる。

【００１５】論理積（ＡＮＤ）回路１０４は、シフトレ
ジスタ１０３−ａの保持データが全ビットとも“１”の
ときに同期パターン検出信号線１０５として“１”を出
力する。

【００１６】周期入来確認回路１０７は、同期パターン
検出信号１０５が周期的に入来することを確認する回路
である。周期入来確認回路１０７は、同期パターンが周
期的に入来することを確認すると同期確立信号１０８を
出力する。

【００１７】音響信号処理回路１０９は、同期確立信号
１０８により同期化され、ビットストリームデータ５０
の圧縮音響信号を伸張処理して音響信号１１０を出力す
る。

【００１８】図５に、図４の周期入来確認回路１０７の
構成を示す。

【００１９】図５を参照して、周期入来確認回路１０７
は、同期パターン検出信号１０５によってクリアされ、
ビットストリームクロック５１をカウントするカウンタ
回路２０１と、ラッチ回路２０２に保持したヘッダ値
（シフトレジスタ１０３−ｂに格納されたヘッダの第１
３〜第３２ビットの内容）をデコーダ２０３でデコード
して得られる１フレームのビット数とを比較器２０４で
比較し、これらが一致した場合には一致パルス２０５を
出力し、さらに一致パルス２０５と同時に再び同期パタ
ーン検出信号１０５が入来した場合、ＡＮＤゲート５−
ｂから同期確立信号１０８が出力されるように構成され
ている。

【００２０】なお、ＲＳフリップフロップ２０６は、同
期パターン検出信号１０５が入力された後最初の一致パ
ルス２０５が発生するまでの間に、入来する同期パター
ン検出信号１０５のカウンタ回路２０１への伝達を禁止
するためのものである。ＲＳフリップロップ２０６は同
期パターン検出信号１０５が“１”（高レベル）から
“０”（低レベル）への立ち下がりエッジにてリセット
され、出力Ｑは“０”となり、出力Ｑと同期パターン検
出信号１０５を入力とするＡＮＤゲート５−ａは“０”
を出力し、また比較器２０４から出力される一致パルス
２０５が“０”（低レベル）から“１”（高レベル）へ
の立ち上がりエッジでＲＳフリップロップ２０６がセッ
トされて出力Ｑは“１”となり、ＡＮＤゲート５−ａは
同期パターン検出信号１０５を導通させてこれをカウン
タ回路２０１のクリア端子及びＡＮＤゲート５−ｂの入
力端に伝達する。

【００２１】図６に、図５に示した周期入来確認回路の
各信号端子のタイミング波形を示す。

【００２２】同期パターンが真の同期信号でない場合
（例えばアンシラリデータ中に１２ビット連続して
“１”を検出した場合等）、ヘッダの第１３〜第３２ビ
ットを格納するシフトレジスタ１０３−ｂの出力データ
を保持するラッチ回路２０２の値は無意味な値となり
（ヘッダの所定のビットフィールドのデータを保持して
いない）、フレーム長とは異なる時間の後に、カウンタ
回路２０１と、ラッチ回路２０２のデコーダ２０３によ
るデコード値とが一致して比較器２０４から一致パルス
２０５が発生する。このとき同期パターンは検出されな
いために同期は確立しない。

【００２３】同期パターンが真の同期信号である場合
は、同期パターン検出信号１０５の後、フレーム長と等
しい時間で一致パルス２０５が発生し、同時に次の同期
パターン検出信号１０５が入力されるので、同期確立信
号１０８が発生する。

【００２４】

【発明が解決しようとする課題】このような従来の同期
検出回路では、同期を確立するまでの制御シーケンスは
次のようになっている。

【００２５】（１）ビットストリームの中から１２ビッ
トの連続した“１”（同期パターン）を検出する。

【００２６】（２）上記シーケンス（１）で検出された
同期パターンから始まる３２ビットをヘッダとして解釈
し、１フレームのビット数を求める。

【００２７】（３）１回目の同期パターンの後、上記シ
ーケンス（２）で求めたビット数だけ後ろに再び同期パ
ターンが存在する場合には同期が確立したものと見な
し、そうでない場合には上記シーケンス（１）からやり
直す。

【００２８】同期が確立するまでは音響信号の伸張（ex
pansion）処理は行われずデータは読み飛ばされる。す
なわち、上記シーケンス（３）で１フレーム分のデータ
を必ず読み飛ばすことになる。

【００２９】したがって、１回目に検出した同期パター
ンが真の同期信号ではなく、再び上記シーケンス（１）
からやり直す場合、より多くのデータが読み飛ばされて
しまう。

【００３０】しかも、上記シーケンス（３）で読み飛ば
される「１フレーム分」とは、真のヘッダではないデー
タに基づいて求められた数値である（ヘッダの所定のビ
ットフィールドに格納されるビットレートとサンプリン
グ周波数ではない情報からフレーム長が求められてい
る）から、真のフレーム長とは異なる値である。

【００３１】この値が真のフレーム長より長い場合は、
１フレームより多くのデータが読み飛ばされてしまうこ
とになる。このことにより、同期が確立するまでの時間
が多くかかるとともに、データが読み飛ばされることに
よりビットストリームの冒頭部分の音響信号が失われて
しまう。

【００３２】図７は、ビットストリームが読み飛ばされ
る様子を模式的に示した図である。

【００３３】図７を参照して、Ａ、Ｂ、Ｃ、Ｄ、Ｅの５
点に同期パターンが存在し、このうちＡ点のものが真の
同期信号でない場合（偽の同期信号）としてある。

【００３４】Ａ点において同期パターン（連続１２ビッ
トが全て“１”）を検出すると、これに続く２０ビット
をヘッダとして解釈してしまうため、真のフレーム長と
は異なる値が得られる。

【００３５】すなわち、図７を参照して、Ａ点にてフレ
ーム長として得られた値は、真のフレーム長より長く、
この場合、次に同期パターンを確認するのはＦ点となっ
ている。

【００３６】そして、Ｆ点までのビットストリームは読
み飛ばされ、Ｆ点には同期パターンが存在しないので、
ここで同期パターン待ちの状態に戻る。

【００３７】その後、Ｄ点で同期パターンを検出し、こ
れは真の同期信号であるから正常なヘッダが得られ、Ｅ
点までのデータを読み飛ばし、Ｅ点で再び同期パターン
を検出することにより同期が確立する。

【００３８】このようにＡ点の同期パターンが真の同期
パターンでない場合、多くのデータが読み飛ばされてし
まう。

【００３９】最初に検出する同期パターンが必ず同期信
号であれば、上記したような問題は生じない。

【００４０】しかしながら、上述したように、ＭＰＥＧ
オーディオ規格では、同期パターンが同期信号以外に
も、ビットストリーム中のいたる所に存在するため、同
期を確立するまでに入来する同期パターンによっては多
くのデータが読み飛ばされてしまい、音響信号の冒頭部
分が失われるという問題が必ず生じる。

【００４１】従って、本発明は、上記問題点を解消し、
ＭＰＥＧオーディオビットストリームの同期検出におい
て、最初に検出する同期パターンが、真の同期信号であ
る確立を高め、音響信号の冒頭部分が失われることを防
ぐ同期信号検出回路および検出方法を提供することを目
的とする。

【００４２】

【課題を解決するための手段】前記目的を達成するた
め、本発明は、ビットストリーム中のフレーム内にある
同期パターンを検出する手段と、前記同期パターンと同
じフレーム内のビットレートインデックスを抽出する手
段と、ビットストリームクロックから前記ビットストリ
ームのビットレートを実測する手段と、前記抽出したビ
ットレートインデックス値と前記実測したビットレート
値とを比較しこれらが一致した場合前記抽出したビット
レートインデックスのビットパターンが正しいことを検
出するビットレート一致検出手段と、前記同期パターン
を検出し、かつ、前記ビットレート一致検出手段より一
致検出がなされた時に同期パターンを検出した旨を出力
する手段と、を有することを特徴とする同期信号検出回
路を提供する。

【００４３】本発明は、好ましくは、前記同期パターン
検出手段が、前記ビットストリームの入来に応動し、前
記ビットストリームの各ビットを順次格納するシフトレ
ジスタと、前記シフトレジスタの格納値が所定のビット
パターンである場合同期パターンであるものと判定する
手段と、を有することを特徴とする。

【００４４】また、本発明は、好ましくは、前記ビット
レートを実測する手段が、所定の単位時間幅の励動信号
を発生するタイマ手段と、前記励動信号により励動さ
れ、前記ビットストリームクロックを計数する計数手段
と、を有することを特徴とする。

【００４５】そして、本発明は、（ａ）ビットストリー
ム中のフレーム内から同期パターンを検出するステップ
と、（ｂ）単位時間当たりにビットストリームが入来す
るビット数を測定するステップと、（ｃ）前記同期パタ
ーンと同じフレーム内からビットレートインデックスを
抽出するステップと、（ｄ）前記測定したビット数と前
記抽出したビットレートインデックス値との一致を検出
するステップと、（ｅ）前記同期パターンを検出し、か
つ、前記ステップ（ｄ）により一致を検出した時に同期
パターンを検出したことを出力するステップと、を含む
ことを特徴とする同期信号の検出方法を提供する。

【００４６】本発明は、前記ステップ（ｅ）による前記
同期パターン検出の出力の周期的入来を監視し、同期の
確立を検出するステップをさらに有することを特徴とす
る。

【００４７】

【作用】本発明によれば、ビットレート測定回路によっ
てビットレートを測定し、ビットレートインデックスの
期待値を作成することにより、検出される同期パターン
から始まる仮のヘッダのうち、ビットレートインデック
スが期待値と一致するものだけを真の同期信号の候補と
するようにして、最初に検出される同期パターンが真の
同期信号である確率を高めるようにしたものである。

【００４８】

【実施例】図面を参照して、本発明の実施例を以下に説
明する。

【００４９】図１は本発明の一実施例の構成を示すブロ
ック図である。図１において、図４に示す要素と同一の
機能を有する要素には同一の参照符号が付されている。
以下では図４に示した前記従来例との相違点を説明し、
同一部分の説明は省略する。

【００５０】図１を参照して、ビットレート測定回路１
は、ビットストリームクロック５１の周波数を測定し、
実測ビットレート２を出力する。

【００５１】本実施例において、ビットレート測定回路
１は、周波数を測定する一般的なタイマ／カウンタ回路
で構成される。図２に、本実施例におけるビットレート
測定回路１の回路構成の一例を示す。

【００５２】図２を参照して、ビットレート測定回路１
は、１［ｋＨｚ］のクロック信号５０４を発生するタイ
マ回路５０１と、カウンタ回路５０２、ラッチ回路５０
３からなり、クロック信号５０４によりカウンタ回路５
０２の値をラッチ回路５０３にラッチすると共にカウン
タ回路５０２をクリアするように構成する（例えばクロ
ック信号５０４の立ち上がりをラッチ回路５０３のラッ
チタインミングとしクロック信号５０４の立ち下がりで
カウンタ回路５０２をクリアする）。

【００５３】この場合、ビットレートが１９２［ｋｂｐ
ｓ］のときはビットストリームクロック５１の周波数は
１９２［ｋＨｚ］であるから、実測ビットレート２とし
て“１９２”を出力する。

【００５４】図１を参照して、符号化器３は入力した実
測ビットレート２を符号化して出力する回路である。符
号化の規則はＭＰＥＧオーディオ規格に定められてい
る。表１にこの符号化の規則を示す（ＭＰＥＧオーディ
オ、レイヤ２の場合）。

【００５５】比較器５は、シフトレジスタ１０３−ｂか
らのビットレートインデックス抽出値４と、符号化器３
の出力とを比較し、一致した場合にはビットレート一致
信号６を出力する。本実施例においては、シフトレジス
タ１０３−ｂの第４ビットから第７ビットまでの４ビッ
トをビットレートインデックス抽出値４として比較器５
に入力している。

【００５６】同期パターンが真の同期信号であれば、シ
フトレジスタ１０３−ｂから抽出され比較器５に供給さ
れる４ビットは、ヘッダの第１７ビットから第２０ビッ
トのビットフィールドであり、ビットレートインデック
スが抽出されることになる。

【００５７】

【表１】

【００５８】図１に示す本実施例において、その他の構
成は図４に示す前記従来例と基本的に同じである。以下
では前記従来例とのさらなる相違点を説明する。

【００５９】前記従来例においては、同期パターン検出
信号１０５をそのまま周期入来確認回路１０７に入力し
ていたが、本実施例では、同期パターン検出信号１０５
とビットレート一致信号６がともに“１”の場合だけ、
同期パターン検出信号７を発生し、周期入来確認回路１
０７に入力する。すなわち、図１を参照して、周期入来
確認回路１０７の入力端は、同期パターン検出信号１０
５とビットレート一致信号６の論理積をとるＡＮＤゲー
ト９の出力端に接続されている。

【００６０】次に、本実施例の動作を説明する。ここで
は、入力ビットストリームのビットレートが１９２［ｋ
ｂｐｓ］であるものとする。

【００６１】ビットレート測定回路１は、ビットストリ
ームクロックの周波数を測定し、実測ビットレートとし
て“１９２”を出力する。符号化器３はビットレート測
定回路１を入力し、上記表１に基づいて“１０１０”に
符号化する。

【００６２】ここでシフトレジスタ１０３−ａに同期パ
ターンが入力された場合、ＡＮＤゲート（論理値回路）
１０４から出力される同期パターン検出信号１０５がア
クティブとなる（“１”となる）。

【００６３】この同期パターンが真の同期信号である場
合には、前記従来例と同様にして、同期が確立する。

【００６４】すなわち、ヘッダの第１７ビットから第２
０ビットにはビットレートインデックスが格納されてお
り、ビットレートインデックス抽出値４は正しいビット
レートインデックス値“１０１０”となる。

【００６５】このため、ビットレート一致信号６は
“１”となり、ＡＮＤゲート９から出力される同期パタ
ーン検出信号７がアクティブとなる（“１”となる）。

【００６６】この１フレーム後において再び真の同期パ
ターンが存在するため、同期パターン検出信号１０５が
出力され、このときもビットレートインデックス値は正
常であるため、同時にビットレート一致信号６が“１”
となり、ＡＮＤゲート９から同期パターン検出信号７
（＝“１”）が出力される。

【００６７】そして、同期パターン検出信号７が周期的
に入来することが確認されたため、周期入来確認回路１
０７から同期確立信号１０８が出力される。

【００６８】次に、同期パターンが真の同期信号でない
場合を説明する。

【００６９】同期パターンが真の同期信号ではないた
め、シフトレジスタ１０３−ｂの第４ビットから７ビッ
トまでの位置にビットレートインデックスは存在しな
い。

【００７０】従って、多くの場合ビットレート抽出値は
正しいビットレートインデックス値“１０１０”とは異
なる値となり、ビットレート一致信号６が発生しない
（“０”のままとされる）。このため、同期パターン検
出信号７は出力されない。すなわち、引き続き同期パタ
ーン待ちの状態となる。

【００７１】前記従来例におけるデータの廃棄の説明で
参照した図７に示す例を再び参照して、本実施例を説明
すると、Ａ点の同期パターン（真の同期信号ではない）
では、ビットレート一致信号６が“１”とならないため
に、同期パターン検出信号７は出力されず、引き続き同
期パターン待ちの状態となり、Ｂ点の同期パターン（真
の同期パターン）を読み飛ばすことなく検出することが
できる。従って、周期入来確認回路１０７はＣ点で同期
パターンが周期的に入来することを確認して同期が確立
する。

【００７２】このように、本実施例によれば、ビットス
トリームの先頭部分のデータが大量に読み飛ばされるこ
とを防ぐことができる。

【００７３】なお、同期パターンが真の同期信号ではな
く、しかもビットレート抽出値４が偶然“１０１０”と
なる場合には、ビットレート一致信号６が“１”とな
り、同期パターン検出信号７が発生してしまうが、１フ
レーム後に再び同期パターンと正常なビットレートイン
デックスがない限り同期は確立しない。このような動作
は、前記従来例と同様であり、１フレームのデータが読
み飛ばされてしまうことになる。

【００７４】しかしながら、ビットレート抽出値４が偶
然“１０１０”となる確率は、４ビット全部が一致する
必要があることから、１／２⁴＝１／１６と小さい。

【００７５】すなわち、同期信号でない同期パターンに
より、多くのデータが捨てられる確率が、前記従来例の
１／１６に軽減される。このため音響信号の冒頭部分が
失われることが大幅に低減される。

【００７６】以上、本発明を上記実施例に即して説明し
たが本発明は上記態様にのみ限定されるものではなく、
本発明の原理に準ずる各種実施態様を含むことは勿論で
ある。例えば、上記実施例では、ＩＳＯ／ＩＥＣ １１
１７２−３（ＭＰＥＧ１オーディオ）を例に説明した
が、本発明の好適な態様として説明したものであり、本
発明はこの規格にのみ限定されるものではない。

【００７７】

【発明の効果】以上説明したように、本発明に係る同期
信号検出回路では、同期パターンの検出に加えて、実測
したビットレートに基づいてビットレートインデックス
が正常かどうかの比較を行うようにしたため、真の同期
信号でない同期パターンにより１フレームのデータが読
み飛ばされる確率が、従来例よりも大幅に低減される。
このため、本発明によれば、音響信号の冒頭部分が失わ
れることが大幅に抑止低減されるという効果を有する。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示すブロック図であ
る。

【図２】本発明の一実施例におけるビットレート測定回
路の構成例を示す図である。

【図３】ＭＰＥＧオーディオビットストリームの構成を
模式的に示す図である。

【図４】従来例の構成を示すブロック図である。

【図５】従来例における周期入来確認回路１０７の構成
の一例を示す図である。

【図６】従来例における周期入来確認回路１０７の動作
を説明するためのタイミング図である。

【図７】従来例において周期パターンの位置によりデー
タが捨てられることを説明するための図である。

【符号の説明】

１ ビットレート測定回路 ２ 実測ビットレート ３ 符号化器 ４ ビットレートインデックス抽出信号 ５ 比較器 ６ ビットレート一致信号 ７ 同期パターン検出信号 ５０ ビットストリーム ５１ ビットストリームクロック １０３、１０３−ａ、１０３−ｂ シフトレジスタ １０４ 論理積（ＡＮＤ）回路 １０５ 同期パターン検出信号 １０７ 周期入来確率信号 １０８ 同期確立信号 １０９ 音響信号処理回路 １１０ 音響信号 ２０１ カウンタ回路 ２０２ ラッチ回路 ２０３ デコーダ ２０４ 比較器 ２０５ 一致パルス ２０６ ＲＳフリップフロップ ５０１ タイマ回路 ５０２ カウンタ回路 ５０３ ラッチ回路 ５０４ クロック信号

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】ビットストリーム中のフレーム内にある同
   期パターンを検出する手段と、 前記同期パターンと同じフレーム内のビットレートイン
   デックスを抽出する手段と、ビットストリームクロックから 前記ビットストリームの
   ビットレートを実測する手段と、前記抽出したビットレートインデックス値と 前記実測し
   たビットレート値とを比較しこれらが一致した場合前記
   抽出したビットレートインデックスのビットパターンが
   正しいことを検出するビットレート一致検出手段と、前記同期パターンを検出し、かつ、前記ビットレート一
   致検出手段より一致検出がなされた時に同期パターンを
   検出した旨を出力する手段 と、を有する ことを特徴とする同期信号検出回路。
2. 【請求項２】前記同期パターン検出手段が、前記ビット
   ストリームの入来に応動し、前記ビットストリームの各
   ビットを順次格納するシフトレジスタと、 前記シフトレジスタの格納値が所定のビットパターンで
   ある場合同期パターンであるものと判定する手段と、 を有することを特徴とする請求項１記載の同期信号検出
   回路。
3. 【請求項３】前記ビットレートを実測する手段が、所定
   の単位時間幅の励動信号を発生するタイマ手段と、 前記励動信号により励動され、前記ビットストリームク
   ロックを計数する計数手段と、 を有することを特徴とする請求項１記載の同期信号検出
   回路。
4. 【請求項４】（ａ）ビットストリーム中のフレーム内から同期パター
   ンを検出するステップ と 、（ｂ）単位時間当たりにビットストリームが入来するビ
   ット数を測定するステップと 、（ｃ）前記同期パターンと同じフレーム内からビットレ
   ートインデックスを抽出するステップと 、（ｄ）前記測定したビット数と前記抽出したビットレー
   トインデックス値との一致を検出するステップと 、（ｅ）前記同期パターンを検出し、かつ、前記ステップ
   （ｄ）により一致を検出した時に、同期パターンを検出
   したことを出力するステップと 、を含む ことを特徴とする同期信号の検出方法。
5. 【請求項５】前記ステップ（ｅ）による前記同期パター
   ン検出の出力の周期的入来を監視し、同期の確立を検出
   するステップをさらに有することを特徴とする請求項４
   記載の同期信号の検出方法。