JP2658896B2 - 同期回路 - Google Patents
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- 238000000034 method Methods 0.000 claims description 11
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- 238000010586 diagram Methods 0.000 description 8
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- JLGLQAWTXXGVEM-UHFFFAOYSA-N triethylene glycol monomethyl ether Chemical compound COCCOCCOCCO JLGLQAWTXXGVEM-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/07—Synchronising arrangements using pulse stuffing for systems with different or fluctuating information rates or bit rates
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
- H04N21/40—Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
- H04N21/43—Processing of content or additional data, e.g. demultiplexing additional data from a digital video stream; Elementary client operations, e.g. monitoring of home network or synchronising decoder's clock; Client middleware
- H04N21/4302—Content synchronisation processes, e.g. decoder synchronisation
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- H04N21/439—Processing of audio elementary streams
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- Engineering & Computer Science (AREA)
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- Multimedia (AREA)
- Computer Networks & Wireless Communication (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル伝送方式に
おける同期回路に関し、特に伝送レートを平均して一定
に保つためにフレーム内のビット数が周期的に増減し、
かつフレーム内にパディングと呼ばれるビット数情報を
含むビットストリームに対する同期回路に関する。
おける同期回路に関し、特に伝送レートを平均して一定
に保つためにフレーム内のビット数が周期的に増減し、
かつフレーム内にパディングと呼ばれるビット数情報を
含むビットストリームに対する同期回路に関する。
【０００２】
【従来の技術】従来例として、ＩＳＯ／ＩＥＣ １１１
７２−３（以降、ＭＰＥＧ／Ａｕｄｉｏ方式と表す）に
より標準化されているディジタル・オーディオ信号の圧
縮伸長方式に従ったビットストリームのレイヤ１，２に
対する同期回路について説明する。ＭＰＥＧ（Ｍｏｖｉ
ｎｇ Ｐｉｃｔｕｒｅ Ｅｘｐｅｒｔｓ Ｇｒｏｕｐ）
／Ａｕｄｉｏ方式に関しては前記規格に詳細が述べられ
ている。
７２−３（以降、ＭＰＥＧ／Ａｕｄｉｏ方式と表す）に
より標準化されているディジタル・オーディオ信号の圧
縮伸長方式に従ったビットストリームのレイヤ１，２に
対する同期回路について説明する。ＭＰＥＧ（Ｍｏｖｉ
ｎｇ Ｐｉｃｔｕｒｅ Ｅｘｐｅｒｔｓ Ｇｒｏｕｐ）
／Ａｕｄｉｏ方式に関しては前記規格に詳細が述べられ
ている。
【０００３】ＭＰＥＧ／Ａｕｄｉｏ方式のフレームは、
ヘッダ部とデータ部の２つに大別される。ヘッダ部は同
期パターン、レイヤ、ビットレートＢｒ、サンプリング
周波数Ｆｓ、パディング等の情報を含む。同期パターン
は１２ビットの連続した１で構成され、レイヤはＭＰＥ
Ｇ／Ａｕｄｉｏ方式で定義されている３種類の圧縮方式
のどの方式を用いて圧縮されたフレームなのかを表す。
フレームのスロット数はレイヤ、ビットレートＢｒ、サ
ンプリング周波数Ｆｓ、パディングにより求められる。
スロット数は通常、数式（Ｂｒ／Ｎ）・（Ｌ／Ｆｓ）で
表わされる。但し、Ｎは１スロットに含まれるビット
数、Ｌはビットストリームの１フレームに含まれるサン
プリング周波数Ｆｓのディジタル信号のサンプル数であ
る。１スロットに含まれるビット数はレイヤ１では３２
ビット、レイヤ２，３では８ビットと決められている。
ヘッダ部とデータ部の２つに大別される。ヘッダ部は同
期パターン、レイヤ、ビットレートＢｒ、サンプリング
周波数Ｆｓ、パディング等の情報を含む。同期パターン
は１２ビットの連続した１で構成され、レイヤはＭＰＥ
Ｇ／Ａｕｄｉｏ方式で定義されている３種類の圧縮方式
のどの方式を用いて圧縮されたフレームなのかを表す。
フレームのスロット数はレイヤ、ビットレートＢｒ、サ
ンプリング周波数Ｆｓ、パディングにより求められる。
スロット数は通常、数式（Ｂｒ／Ｎ）・（Ｌ／Ｆｓ）で
表わされる。但し、Ｎは１スロットに含まれるビット
数、Ｌはビットストリームの１フレームに含まれるサン
プリング周波数Ｆｓのディジタル信号のサンプル数であ
る。１スロットに含まれるビット数はレイヤ１では３２
ビット、レイヤ２，３では８ビットと決められている。
【０００４】一例として、レイヤが２、ビットレートＢ
ｒが１９２［ｋＨｚ］、サンプリング周波数Ｆｓが４８
［ｋＨｚ］の場合の１フレームのビット数を上記の数式
より求めると、 (192×103 ）・（1152／48×103 ）＝4608 となる。なお、１１５２は１フレームに含まれるディジ
タル・オーディオ信号の１チャンネルのサンプル数であ
る。この場合、１フレームのビット数は整数値になる。
ｒが１９２［ｋＨｚ］、サンプリング周波数Ｆｓが４８
［ｋＨｚ］の場合の１フレームのビット数を上記の数式
より求めると、 (192×103 ）・（1152／48×103 ）＝4608 となる。なお、１１５２は１フレームに含まれるディジ
タル・オーディオ信号の１チャンネルのサンプル数であ
る。この場合、１フレームのビット数は整数値になる。
【０００５】別の例として、レイヤが２、ビットレート
が１９２［ｋＨｚ］、サンプリング周波数が４４．１
［ｋＨｚ］の場合の１フレームのビット数を求めると、 (192×103 ）・（1152／44.1×103 ）＝5015.5102 … となる。この場合、１フレームのビット数は整数とはな
らない。また、ＭＰＥＧ／Ａｕｄｉｏ方式のレイヤ２で
は、１スロットは８ビットと定められているため、１フ
レームに含まれるビット数は８の倍数でなければならな
い。
が１９２［ｋＨｚ］、サンプリング周波数が４４．１
［ｋＨｚ］の場合の１フレームのビット数を求めると、 (192×103 ）・（1152／44.1×103 ）＝5015.5102 … となる。この場合、１フレームのビット数は整数とはな
らない。また、ＭＰＥＧ／Ａｕｄｉｏ方式のレイヤ２で
は、１スロットは８ビットと定められているため、１フ
レームに含まれるビット数は８の倍数でなければならな
い。
【０００６】そこで、８の倍数である５００８または５
０１６を１フレームのビット数とするフレームを適宜組
み合わせ、平均のビット数が５０１５．５１０２…にな
るように処理を行う。この処理は、まず基本フレームを
５００８ビットとし、８ビットから成る付加スロットを
定義する。付加スロットを含まないフレームは５００８
ビット、付加スロットを含むフレームは５０１６ビット
となる。前述のパディングが”０”のときは基本フレー
ムを選択し、”１”のときは付加スロットを含むフレー
ムを選択する。パディング値を”０”，”１”に適宜選
択する事により、平均ビット数を５００８と５０１６の
間の値である５０１５．５１０２…に近づけることがで
きる。
０１６を１フレームのビット数とするフレームを適宜組
み合わせ、平均のビット数が５０１５．５１０２…にな
るように処理を行う。この処理は、まず基本フレームを
５００８ビットとし、８ビットから成る付加スロットを
定義する。付加スロットを含まないフレームは５００８
ビット、付加スロットを含むフレームは５０１６ビット
となる。前述のパディングが”０”のときは基本フレー
ムを選択し、”１”のときは付加スロットを含むフレー
ムを選択する。パディング値を”０”，”１”に適宜選
択する事により、平均ビット数を５００８と５０１６の
間の値である５０１５．５１０２…に近づけることがで
きる。
【０００７】これらのスロット数を決定する要素は、連
続したディジタル・オーディオ信号を高能率符号化する
場合、通常、パディング以外は一定値になっている。し
かし、パディングは平均ビットレートをヘッダ部のビッ
トレート値で指定した値に近づけるために、フレーム毎
に変化する。パディング値によってフレームの長さは変
化するので、同期パターンの間隔も変化する事になる。
続したディジタル・オーディオ信号を高能率符号化する
場合、通常、パディング以外は一定値になっている。し
かし、パディングは平均ビットレートをヘッダ部のビッ
トレート値で指定した値に近づけるために、フレーム毎
に変化する。パディング値によってフレームの長さは変
化するので、同期パターンの間隔も変化する事になる。
【０００８】また、同期パターンである連続した１２ビ
ットの”１”はフレーム中に唯一ではなく、データ部に
も存在する可能性がある。
ットの”１”はフレーム中に唯一ではなく、データ部に
も存在する可能性がある。
【０００９】従って、このようなビットストリームの同
期パターンを検出するのは容易ではなく、専用に設計さ
れた同期検出回路が用いられる。
期パターンを検出するのは容易ではなく、専用に設計さ
れた同期検出回路が用いられる。
【００１０】図７は、このようなビットストリームに同
期し、圧縮した信号を伸長するための回路の例である。
入力されたビットストリーム１０から同期検出器４２′
が同期ビット列を検出すると、伸長処理器４１に対して
スタート信号１１を出力する。スタート信号１１を受け
ると、伸長処理器４１はクロック信号１２にもとづいて
ビットストリーム１０に対する伸長処理を行い、ＰＣＭ
信号１３を出力する。同期検出器４２′は１フレーム毎
にスタート信号１１を出力し、伸長処理器４１は、この
スタート信号１１毎に１フレームの処理を行う。この中
で、本発明に関係の深い同期検出器４２′について詳し
く説明する。
期し、圧縮した信号を伸長するための回路の例である。
入力されたビットストリーム１０から同期検出器４２′
が同期ビット列を検出すると、伸長処理器４１に対して
スタート信号１１を出力する。スタート信号１１を受け
ると、伸長処理器４１はクロック信号１２にもとづいて
ビットストリーム１０に対する伸長処理を行い、ＰＣＭ
信号１３を出力する。同期検出器４２′は１フレーム毎
にスタート信号１１を出力し、伸長処理器４１は、この
スタート信号１１毎に１フレームの処理を行う。この中
で、本発明に関係の深い同期検出器４２′について詳し
く説明する。
【００１１】図８に同期検出器４２′の内部構成を示
す。リセット信号１４により、フレームカウンタ４２−
５の値は０になり、シリアル・パラレル変換器４２−１
の出力信号であるパラレルデータ２７は０になり、ヘッ
ダ更新許可信号２０はセットされる。
す。リセット信号１４により、フレームカウンタ４２−
５の値は０になり、シリアル・パラレル変換器４２−１
の出力信号であるパラレルデータ２７は０になり、ヘッ
ダ更新許可信号２０はセットされる。
【００１２】ビットストリーム１０はクロック信号１２
に同期してシリアルデータとして入力され、シリアル・
パラレル変換器４２−１によってパラレルデータ２７に
変換され、同期パターン検出器４２−２に出力される。
同期パターン検出器４２−２は、ＭＰＥＧ／Ａｕｄｉｏ
方式で定義されている同期パターンを含むヘッダを構成
するデータとして整合性のとれている値が入力される
と、同期パターン検出信号２６を出力する。セレクタ４
２−３は、ヘッダ更新許可信号２０により、スタート信
号１１と同期パターン検出信号２６の一方を選択する。
すなわち、ヘッダ更新許可信号２０がセットされている
ならば同期パターン検出信号２６を選択し、リセットさ
れているならばスタート信号１１を選択する。初期状態
ではヘッダ更新許可信号２０はセットされているので同
期パターン検出信号２６を選択し、ヘッダレジスタ４２
−４にラッチ信号２１として出力する。ラッチ信号２１
により、ヘッダレジスタ４２−４にシリアル・パラレル
変換器４２−１が出力しているフレーム長を決める値で
あるレイヤ、ビットレート、サンプリング周波数、パデ
ィングを記憶する。
に同期してシリアルデータとして入力され、シリアル・
パラレル変換器４２−１によってパラレルデータ２７に
変換され、同期パターン検出器４２−２に出力される。
同期パターン検出器４２−２は、ＭＰＥＧ／Ａｕｄｉｏ
方式で定義されている同期パターンを含むヘッダを構成
するデータとして整合性のとれている値が入力される
と、同期パターン検出信号２６を出力する。セレクタ４
２−３は、ヘッダ更新許可信号２０により、スタート信
号１１と同期パターン検出信号２６の一方を選択する。
すなわち、ヘッダ更新許可信号２０がセットされている
ならば同期パターン検出信号２６を選択し、リセットさ
れているならばスタート信号１１を選択する。初期状態
ではヘッダ更新許可信号２０はセットされているので同
期パターン検出信号２６を選択し、ヘッダレジスタ４２
−４にラッチ信号２１として出力する。ラッチ信号２１
により、ヘッダレジスタ４２−４にシリアル・パラレル
変換器４２−１が出力しているフレーム長を決める値で
あるレイヤ、ビットレート、サンプリング周波数、パデ
ィングを記憶する。
【００１３】また、ラッチ信号２１によりフレームカウ
ンタ４２−５をリセットし、クロック信号１２のクロッ
ク数の計数を開始し、また、同期パターン検出信号２６
によりヘッダ更新条件記憶器４２−６は、ヘッダ更新許
可信号２０をリセットする。ヘッダ更新許可信号２０が
リセットされたことにより、以後、ヘッダレジスタ４２
−４が出力するフレーム長を決定するのに必要な情報で
あるレイヤ２２、ビットレート２３、サンプリング周波
数２８はスタート信号１１が出力される毎に更新され
る。
ンタ４２−５をリセットし、クロック信号１２のクロッ
ク数の計数を開始し、また、同期パターン検出信号２６
によりヘッダ更新条件記憶器４２−６は、ヘッダ更新許
可信号２０をリセットする。ヘッダ更新許可信号２０が
リセットされたことにより、以後、ヘッダレジスタ４２
−４が出力するフレーム長を決定するのに必要な情報で
あるレイヤ２２、ビットレート２３、サンプリング周波
数２８はスタート信号１１が出力される毎に更新され
る。
【００１４】フレームカウンタ４２−５は、ヘッダレジ
スタ４２−４から出力されるレイヤ２２、ビットレート
２３、サンプリング周波数２８、パディング２４より、
そのフレームのビット数を求め、計数値がこのビット数
に達するまでクロック信号１２の計数を行う。
スタ４２−４から出力されるレイヤ２２、ビットレート
２３、サンプリング周波数２８、パディング２４より、
そのフレームのビット数を求め、計数値がこのビット数
に達するまでクロック信号１２の計数を行う。
【００１５】なお、サンプリング周波数が３２ｋＨｚ，
４８ｋＨｚの場合は、フレーム長は常に一定値で付加ス
ロットは無いため、パディング値の伝送誤りによりフレ
ームカウンタ４２−５の計数終了値が影響を受けないよ
うに、パディング値を無視する。フレームカウンタ４２
−５が１フレームの計数処理を終了すると、計数終了信
号２５を出力する。計数終了信号２５と同期パターン検
出信号２６とが同時に同期判断器４２−７に対して出力
されると、同期判断器４２−７はスタート信号１１を出
力する。３フレーム以降も同様の処理を行い、同期パタ
ーンがビットストリームとして入力されると同時に、計
数終了信号２５が出力されたらスタート信号を出力す
る。
４８ｋＨｚの場合は、フレーム長は常に一定値で付加ス
ロットは無いため、パディング値の伝送誤りによりフレ
ームカウンタ４２−５の計数終了値が影響を受けないよ
うに、パディング値を無視する。フレームカウンタ４２
−５が１フレームの計数処理を終了すると、計数終了信
号２５を出力する。計数終了信号２５と同期パターン検
出信号２６とが同時に同期判断器４２−７に対して出力
されると、同期判断器４２−７はスタート信号１１を出
力する。３フレーム以降も同様の処理を行い、同期パタ
ーンがビットストリームとして入力されると同時に、計
数終了信号２５が出力されたらスタート信号を出力す
る。
【００１６】データ領域に偶然１２ビットの連続した
“１”が存在し、これを誤って同期パターンとして検出
した場合は、フレームカウンタ４２−５にフレーム長と
は異なる無意味な数値が代入される。そして、計数終了
信号２５が発生する時刻に再び偶然に１２ビットの
“１”が入力される確立は非常に低い。計数終了信号２
５と同時に同期パターン検出信号２６が出力されない場
合、非同期判断器４２−８より非同期検出信号２９が出
力され、ヘッダ更新条件記憶器４２−６の出力するヘッ
ダ更新許可信号２０はセットされ、初期状態に戻る。つ
まり、上記のように誤った同期パターンを検出した場
合、一旦、同期がはずれ、再度、同期パターンを検出し
直す。
“１”が存在し、これを誤って同期パターンとして検出
した場合は、フレームカウンタ４２−５にフレーム長と
は異なる無意味な数値が代入される。そして、計数終了
信号２５が発生する時刻に再び偶然に１２ビットの
“１”が入力される確立は非常に低い。計数終了信号２
５と同時に同期パターン検出信号２６が出力されない場
合、非同期判断器４２−８より非同期検出信号２９が出
力され、ヘッダ更新条件記憶器４２−６の出力するヘッ
ダ更新許可信号２０はセットされ、初期状態に戻る。つ
まり、上記のように誤った同期パターンを検出した場
合、一旦、同期がはずれ、再度、同期パターンを検出し
直す。
【００１７】このように、誤った同期パターンに同期し
た場合には、一旦、同期がはずれて初期化され、正しく
同期した場合には同期検出信号２６をフレーム毎に確認
するように構成されている。
た場合には、一旦、同期がはずれて初期化され、正しく
同期した場合には同期検出信号２６をフレーム毎に確認
するように構成されている。
【００１８】ところが、このような従来の同期検出回路
で同期確立後にビットストリーム１０に伝送誤りが発生
し、計数終了信号２５と同時に同期パターン検出信号２
６が出力されない場合、誤った同期パターンを検出した
場合と同様に、初期状態に戻るので同期がはずれてしま
う。このように、計数終了信号２５と同時に同期パター
ン検出信号２６が出力されない場合に、非同期状態にな
ったと判断している。
で同期確立後にビットストリーム１０に伝送誤りが発生
し、計数終了信号２５と同時に同期パターン検出信号２
６が出力されない場合、誤った同期パターンを検出した
場合と同様に、初期状態に戻るので同期がはずれてしま
う。このように、計数終了信号２５と同時に同期パター
ン検出信号２６が出力されない場合に、非同期状態にな
ったと判断している。
【００１９】ここで、上述のような伝送誤りによる同期
はずれを少なくするために、一般的な同期はずれ回避策
として、２回以上連続して計数終了信号２５と同時に同
期パターン検出信号２６が出力されない場合に、非同期
状態と判断する構成も考えられる。この方法では同期パ
ターンが誤りにより検出されない場合でも、後のフレー
ムで誤りなく検出されれば同期状態は維持される。
はずれを少なくするために、一般的な同期はずれ回避策
として、２回以上連続して計数終了信号２５と同時に同
期パターン検出信号２６が出力されない場合に、非同期
状態と判断する構成も考えられる。この方法では同期パ
ターンが誤りにより検出されない場合でも、後のフレー
ムで誤りなく検出されれば同期状態は維持される。
【００２０】しかし、フレーム長を決定するために必要
なヘッダ値に誤りがあった場合はフレームカウンタ４２
−５がフレーム長とは異なる値で計数終了信号２５を出
力するので、計数終了信号２５が次のフレーム先頭時刻
とは異なる時刻に発生し、同期がずれてしまう。すなわ
ち、上述の対策を施したとしても、１回の伝送誤りによ
り同期がはずれる場合がある。
なヘッダ値に誤りがあった場合はフレームカウンタ４２
−５がフレーム長とは異なる値で計数終了信号２５を出
力するので、計数終了信号２５が次のフレーム先頭時刻
とは異なる時刻に発生し、同期がずれてしまう。すなわ
ち、上述の対策を施したとしても、１回の伝送誤りによ
り同期がはずれる場合がある。
【００２１】
【発明が解決しようとする課題】上述した従来の同期回
路においては、ビットストリームが受信回路に送られて
来るまでの伝送媒体上で、フレーム長を決定するために
必要な情報であるパディング値に誤りが発生した場合、
１フレームのビット数またはスロット数を誤って認識す
るために、計数終了信号２５の出力タイミングが同期パ
ターン検出信号２６とずれ、同期がはずれるという欠点
がある。
路においては、ビットストリームが受信回路に送られて
来るまでの伝送媒体上で、フレーム長を決定するために
必要な情報であるパディング値に誤りが発生した場合、
１フレームのビット数またはスロット数を誤って認識す
るために、計数終了信号２５の出力タイミングが同期パ
ターン検出信号２６とずれ、同期がはずれるという欠点
がある。
【００２２】それ故、本発明の課題は、パディングの誤
り発生時にも同期が外れないような機能を持たせた同期
回路を提供することにある。
り発生時にも同期が外れないような機能を持たせた同期
回路を提供することにある。
【００２３】
【課題を解決するための手段】本発明の同期回路は、サ
ンプリング周波数Ｆｓのディジタル信号を高能率符号化
により圧縮した、複数の情報単位であるスロットから成
るフレームにより構成されるビットレートＢｒのビット
ストリームに含まれる同期パターンを検出する同期パタ
ーン検出器と、フレーム内に含まれるフレーム長情報に
より次フレームの同期パターン位置までのスロット数ま
たはビット数を計数するカウンタとを含む同期検出器を
備えた同期回路において、前記ビットストリームは、以
下の式で表されるＳ′が整数値の場合は１フレーム内の
スロット数Ｓは、Ｓ′に等しくし、 Ｓ′＝（Ｂｒ／Ｎ）・（Ｌ／Ｆｓ） （但し、Ｎ：１スロットに含まれるビット数、Ｌ：ビッ
トストリームの１フレームに含まれるサンプリング周波
数Ｆｓのディジタル信号のサンプル数） Ｓ′が整数値でない場合は、Ｓ′の整数部Ｓ″をスロッ
ト数としたフレームと１スロットの付加スロットを加え
た（Ｓ″＋１）をスロット数としたフレームとを組み合
わせる事により、ビットストリームの平均ビットレート
をビットレートＢｒに漸近させる処理を施されたビット
ストリームのフレーム毎に、スロット数がＳ″または、
（Ｓ″＋１）のいずれなのかを識別するためのパディン
グを含ませ、前記同期回路は、前記パディングの変化周
期に同期したパディングを生成して生成パディングとし
て出力するパディングビット生成器を有し、前記カウン
タは前記パディングビット生成器の生成した生成パディ
ングに基づいて次フレームの同期パターン位置までのス
ロット数またはビット数を計数するようにしたことを特
徴とする。
ンプリング周波数Ｆｓのディジタル信号を高能率符号化
により圧縮した、複数の情報単位であるスロットから成
るフレームにより構成されるビットレートＢｒのビット
ストリームに含まれる同期パターンを検出する同期パタ
ーン検出器と、フレーム内に含まれるフレーム長情報に
より次フレームの同期パターン位置までのスロット数ま
たはビット数を計数するカウンタとを含む同期検出器を
備えた同期回路において、前記ビットストリームは、以
下の式で表されるＳ′が整数値の場合は１フレーム内の
スロット数Ｓは、Ｓ′に等しくし、 Ｓ′＝（Ｂｒ／Ｎ）・（Ｌ／Ｆｓ） （但し、Ｎ：１スロットに含まれるビット数、Ｌ：ビッ
トストリームの１フレームに含まれるサンプリング周波
数Ｆｓのディジタル信号のサンプル数） Ｓ′が整数値でない場合は、Ｓ′の整数部Ｓ″をスロッ
ト数としたフレームと１スロットの付加スロットを加え
た（Ｓ″＋１）をスロット数としたフレームとを組み合
わせる事により、ビットストリームの平均ビットレート
をビットレートＢｒに漸近させる処理を施されたビット
ストリームのフレーム毎に、スロット数がＳ″または、
（Ｓ″＋１）のいずれなのかを識別するためのパディン
グを含ませ、前記同期回路は、前記パディングの変化周
期に同期したパディングを生成して生成パディングとし
て出力するパディングビット生成器を有し、前記カウン
タは前記パディングビット生成器の生成した生成パディ
ングに基づいて次フレームの同期パターン位置までのス
ロット数またはビット数を計数するようにしたことを特
徴とする。
【００２４】
【実施例】図１は本発明の第１の実施例を示すブロック
図である。本発明は、処理中のフレームのパディングビ
ットを、過去に受信した複数フレームのパディングビッ
ト列から生成するパディングビット生成器４４を備えた
ことを特徴としている。
図である。本発明は、処理中のフレームのパディングビ
ットを、過去に受信した複数フレームのパディングビッ
ト列から生成するパディングビット生成器４４を備えた
ことを特徴としている。
【００２５】同期検出器４２が入力されたビットストリ
ーム１０から同期ビット列を検出すると、伸長処理器４
１とパディングビット生成器４４に対してスタート信号
１１を出力すると共に、パディングビット生成器４４に
対してレイヤ２２、ビットレート２３、パディング２４
を出力する。パディングビット生成器４４はパディング
３０を同期検出器４２に出力する。伸長処理器４１はス
タート信号１１により伸長処理を開始し、ＰＣＭ信号１
３を出力する。同期検出器４２は、１フレーム毎にスタ
ート信号１１を出力し、伸長処理器４１は、このスター
ト信号１１毎に１フレームの処理を行う。
ーム１０から同期ビット列を検出すると、伸長処理器４
１とパディングビット生成器４４に対してスタート信号
１１を出力すると共に、パディングビット生成器４４に
対してレイヤ２２、ビットレート２３、パディング２４
を出力する。パディングビット生成器４４はパディング
３０を同期検出器４２に出力する。伸長処理器４１はス
タート信号１１により伸長処理を開始し、ＰＣＭ信号１
３を出力する。同期検出器４２は、１フレーム毎にスタ
ート信号１１を出力し、伸長処理器４１は、このスター
ト信号１１毎に１フレームの処理を行う。
【００２６】図２に同期検出器４２の内部構成を示す。
図２において、図８と同じ部分には同一番号を付してい
る。図８で説明したように、リセット信号１４により、
フレームカウンタ４２−５は計数値が０になると共に、
パラレルデータ２７が０になり、ヘッダ更新許可信号２
０はセットされる。
図２において、図８と同じ部分には同一番号を付してい
る。図８で説明したように、リセット信号１４により、
フレームカウンタ４２−５は計数値が０になると共に、
パラレルデータ２７が０になり、ヘッダ更新許可信号２
０はセットされる。
【００２７】ビットストリーム１０はクロック信号１２
に同期してシリアルデータとして入力され、シリアル・
パラレル変換器４２−１によってパラレルデータ２７に
変換され、同期パターン検出器４２−２に出力される。
同期パターン検出器４２−２は、ＭＰＥＧ／Ａｕｄｉｏ
方式で定義されている同期パターンを含むヘッダを構成
するデータとして整合性のとれているビット列が入力さ
れると、同期パターン検出信号２６を出力する。セレク
タ４２−３は、ヘッダ更新許可信号２０がセットされて
いるならば同期パターン検出信号２６をラッチ信号３１
としてヘッダレジスタ４２−４ａに、ラッチ信号３２と
してヘッダレジスタ４２−４ｂにそれぞれ出力する。ヘ
ッダ更新許可信号２０がリセットされているならば、セ
レクタ４２−３はスタート信号１１をラッチ信号３２と
してヘッダレジスタ４２−４ｂに出力し、ラッチ信号３
１は出力しない。
に同期してシリアルデータとして入力され、シリアル・
パラレル変換器４２−１によってパラレルデータ２７に
変換され、同期パターン検出器４２−２に出力される。
同期パターン検出器４２−２は、ＭＰＥＧ／Ａｕｄｉｏ
方式で定義されている同期パターンを含むヘッダを構成
するデータとして整合性のとれているビット列が入力さ
れると、同期パターン検出信号２６を出力する。セレク
タ４２−３は、ヘッダ更新許可信号２０がセットされて
いるならば同期パターン検出信号２６をラッチ信号３１
としてヘッダレジスタ４２−４ａに、ラッチ信号３２と
してヘッダレジスタ４２−４ｂにそれぞれ出力する。ヘ
ッダ更新許可信号２０がリセットされているならば、セ
レクタ４２−３はスタート信号１１をラッチ信号３２と
してヘッダレジスタ４２−４ｂに出力し、ラッチ信号３
１は出力しない。
【００２８】このラッチ信号３１とラッチ信号３２によ
り、シリアル・パラレル変換器４２−１の出力するフレ
ーム長を決める値であるレイヤ、ビットレート、サンプ
リング周波数、パディングをヘッダレジスタ４２−４ａ
とヘッダレジスタ４２−４ｂに記憶すると共に、フレー
ムカウンタ４２−５をリセットしてクロック信号１２の
クロック数の計数を開始させる。同時に、ヘッダ更新許
可信号２０が同期パターン検出信号２６によりリセット
される。
り、シリアル・パラレル変換器４２−１の出力するフレ
ーム長を決める値であるレイヤ、ビットレート、サンプ
リング周波数、パディングをヘッダレジスタ４２−４ａ
とヘッダレジスタ４２−４ｂに記憶すると共に、フレー
ムカウンタ４２−５をリセットしてクロック信号１２の
クロック数の計数を開始させる。同時に、ヘッダ更新許
可信号２０が同期パターン検出信号２６によりリセット
される。
【００２９】ヘッダ更新許可信号２０がリセットされた
ことにより、セレクタ４２−３からラッチ信号３１がヘ
ッダレジスタ４２−４ａに出力されなくなるので、以
後、ヘッダレジスタ４２−４ａの出力するフレーム長を
決定するのに必要な情報であるレイヤ２２、ビットレー
ト２３、サンプリング周波数２８は更新されない。ただ
し、パディング２４はフレーム毎に異なる可能性がある
ので、スタート信号１１が出力される毎にセレクタ４２
−３からラッチ信号３２が出力され、値を更新する。
ことにより、セレクタ４２−３からラッチ信号３１がヘ
ッダレジスタ４２−４ａに出力されなくなるので、以
後、ヘッダレジスタ４２−４ａの出力するフレーム長を
決定するのに必要な情報であるレイヤ２２、ビットレー
ト２３、サンプリング周波数２８は更新されない。ただ
し、パディング２４はフレーム毎に異なる可能性がある
ので、スタート信号１１が出力される毎にセレクタ４２
−３からラッチ信号３２が出力され、値を更新する。
【００３０】フレームカウンタ４２−５は、ヘッダレジ
スタ４２−４ａの出力するレイヤ２２、ビットレート２
３、サンプリング周波数２８と、パディングビット生成
器４４の出力するパディング３０とにより、このフレー
ムのビット数にフレームカウンタ４２−５の計数値が達
するまでクロック信号１２の計数を行う。フレームカウ
ンタ４２−５が１フレームの計数処理を終了すると、計
数終了信号２５を出力する。これと同時に、同期パター
ン検出信号２６が同期判断器４２−７に対して出力され
ると、同期判断器４２−７はスタート信号１１を出力す
る。
スタ４２−４ａの出力するレイヤ２２、ビットレート２
３、サンプリング周波数２８と、パディングビット生成
器４４の出力するパディング３０とにより、このフレー
ムのビット数にフレームカウンタ４２−５の計数値が達
するまでクロック信号１２の計数を行う。フレームカウ
ンタ４２−５が１フレームの計数処理を終了すると、計
数終了信号２５を出力する。これと同時に、同期パター
ン検出信号２６が同期判断器４２−７に対して出力され
ると、同期判断器４２−７はスタート信号１１を出力す
る。
【００３１】図３にパディングビット生成器４４の構成
図を示す。スタート信号１１により、シリアル・パラレ
ル変換器４４−３は同期検出器４２から出力されている
パディング２４の値を取り込む。シリアル・パラレル変
換器４４−３は、後述するように、最長のパディングビ
ットの周期に合わせて１４７ビット幅のデータを出力す
る。セレクタ４４−４は、パディング同期確立信号３４
がリセットされているならば、同期検出器４２の出力す
るパディング２４を選択し、セットされているならばパ
ラレル・シリアル変換器４４−２の出力するパディング
３１を選択してパディング３０（生成パディング）とし
て出力する。
図を示す。スタート信号１１により、シリアル・パラレ
ル変換器４４−３は同期検出器４２から出力されている
パディング２４の値を取り込む。シリアル・パラレル変
換器４４−３は、後述するように、最長のパディングビ
ットの周期に合わせて１４７ビット幅のデータを出力す
る。セレクタ４４−４は、パディング同期確立信号３４
がリセットされているならば、同期検出器４２の出力す
るパディング２４を選択し、セットされているならばパ
ラレル・シリアル変換器４４−２の出力するパディング
３１を選択してパディング３０（生成パディング）とし
て出力する。
【００３２】パディングは、図４に示すように、レイ
ヤ、ビットレート、サンプリング周波数により決まる周
期性を持っている。ＭＰＥＧ／Ａｕｄｉｏ方式ではサン
プリング周波数４４．１ｋＨｚ以外ではパディングは常
に０なので、図４ではサンプリング周波数４４．１ｋＨ
ｚの例のみを示した。一例として、レイヤ２、ビットレ
ート１９２ｋｂｐｓ、サンプリング周波数４４．１ｋＨ
ｚでのパディングビット列を図５に示す。
ヤ、ビットレート、サンプリング周波数により決まる周
期性を持っている。ＭＰＥＧ／Ａｕｄｉｏ方式ではサン
プリング周波数４４．１ｋＨｚ以外ではパディングは常
に０なので、図４ではサンプリング周波数４４．１ｋＨ
ｚの例のみを示した。一例として、レイヤ２、ビットレ
ート１９２ｋｂｐｓ、サンプリング周波数４４．１ｋＨ
ｚでのパディングビット列を図５に示す。
【００３３】パディングビット列生成器４４−１は、同
期検出器４２からのレイヤ２２とビットレート２３とに
より、１４７ビット幅のパディングビット列３２を出力
する。パディングは、前述したように周期性を持ってい
るが、その周期には７，２１，４９，１４７の４種類が
あり、いずれも１４７フレーム周期のビット列として表
せる。よって、レイヤが２、ビットレートが１９２ｋｂ
ｐｓ、サンプリング周波数が４４．１ｋＨｚの場合は４
９ビット周期なので、パディングビット列生成器４４−
１は３周期のビット列を１４７ビット幅で出力する。
期検出器４２からのレイヤ２２とビットレート２３とに
より、１４７ビット幅のパディングビット列３２を出力
する。パディングは、前述したように周期性を持ってい
るが、その周期には７，２１，４９，１４７の４種類が
あり、いずれも１４７フレーム周期のビット列として表
せる。よって、レイヤが２、ビットレートが１９２ｋｂ
ｐｓ、サンプリング周波数が４４．１ｋＨｚの場合は４
９ビット周期なので、パディングビット列生成器４４−
１は３周期のビット列を１４７ビット幅で出力する。
【００３４】パディング同期判断器４４−５は、スター
ト信号１１が１４７回入力された後、パディングビット
列生成器４４−１の出力であるパディング・ビット列３
２とシリアル・パラレル変換器４４−３の出力するパデ
ィングビット列３３とが一致しているならば、パディン
グ同期確立信号３４を出力する。不一致ならば、次のス
タート信号１１が入力された以後、同様の比較処理を続
ける。パディングビット列３３は最大１４７フレーム周
期の値なので２９４回目のスタート信号１１が出力され
た時にはパディングビット列３３の値は１４７回目のス
タート信号１１が出力された時と同じ値になる。よっ
て、２９３回目のスタート信号１１が出力されるまでに
は、パディング同期確立信号３４が出力される。
ト信号１１が１４７回入力された後、パディングビット
列生成器４４−１の出力であるパディング・ビット列３
２とシリアル・パラレル変換器４４−３の出力するパデ
ィングビット列３３とが一致しているならば、パディン
グ同期確立信号３４を出力する。不一致ならば、次のス
タート信号１１が入力された以後、同様の比較処理を続
ける。パディングビット列３３は最大１４７フレーム周
期の値なので２９４回目のスタート信号１１が出力され
た時にはパディングビット列３３の値は１４７回目のス
タート信号１１が出力された時と同じ値になる。よっ
て、２９３回目のスタート信号１１が出力されるまでに
は、パディング同期確立信号３４が出力される。
【００３５】パディング同期確立信号３４により、パラ
レル・シリアル変換器４４−２はパディングビット列生
成器４４−１の出力値を取り込む。パラレル・シリアル
変換器４４−２は、取り込んだデータの最下位ビットか
ら順にスタート信号１１毎に出力し、出力したデータは
最上位ビットに入れることにより、データを最下位ビッ
ト方向に回転させる。パディング同期確立信号３４の出
力後、セレクタ４４−４はパラレル・シリアル変換器４
４−２の出力値をパディング３０として同期検出器４２
に出力する。
レル・シリアル変換器４４−２はパディングビット列生
成器４４−１の出力値を取り込む。パラレル・シリアル
変換器４４−２は、取り込んだデータの最下位ビットか
ら順にスタート信号１１毎に出力し、出力したデータは
最上位ビットに入れることにより、データを最下位ビッ
ト方向に回転させる。パディング同期確立信号３４の出
力後、セレクタ４４−４はパラレル・シリアル変換器４
４−２の出力値をパディング３０として同期検出器４２
に出力する。
【００３６】パディング同期判断器４４−５の内部構成
を図６に示す。パディング同期判断器４４−５は、カウ
ンタ５１によりスタート信号１１の入力回数を計数し、
スタート信号１１が１４７回入力されたら計数終了信号
３５を出力する。この信号はリセット信号１４が入力さ
れるまで出力し続ける。計数終了信号３５の出力後、パ
ディングビット列比較器５２はシリアル・パラレル変換
器４４−３の出力するパディングビット列３３とパディ
ングビット列生成器４４−１の出力であるパディングビ
ット列３２とが一致したらパディング同期確立信号３４
をセットする。この信号はリセット信号１４が入力され
たらリセットされる。
を図６に示す。パディング同期判断器４４−５は、カウ
ンタ５１によりスタート信号１１の入力回数を計数し、
スタート信号１１が１４７回入力されたら計数終了信号
３５を出力する。この信号はリセット信号１４が入力さ
れるまで出力し続ける。計数終了信号３５の出力後、パ
ディングビット列比較器５２はシリアル・パラレル変換
器４４−３の出力するパディングビット列３３とパディ
ングビット列生成器４４−１の出力であるパディングビ
ット列３２とが一致したらパディング同期確立信号３４
をセットする。この信号はリセット信号１４が入力され
たらリセットされる。
【００３７】次に、ビットストリーム１０のフレーム長
を決定する数値に伝送誤りが発生した場合の動作につい
て説明する。パディング２４に伝送誤りが発生した場
合、パディング同期確立信号３４が出力された後はフレ
ームカウンタ４２−５に対して出力されるパディング値
はパディングビット生成器４４で作られた値であるの
で、伝送誤りの影響は受けない。従って、誤りがない場
合と同じ時刻に計数終了信号２５が発生し同期状態が維
持される。
を決定する数値に伝送誤りが発生した場合の動作につい
て説明する。パディング２４に伝送誤りが発生した場
合、パディング同期確立信号３４が出力された後はフレ
ームカウンタ４２−５に対して出力されるパディング値
はパディングビット生成器４４で作られた値であるの
で、伝送誤りの影響は受けない。従って、誤りがない場
合と同じ時刻に計数終了信号２５が発生し同期状態が維
持される。
【００３８】また、サンプリング周波数２８、ビットレ
ート２３、レイヤ２２に誤りが発生した場合、同期確立
後はヘッダ更新許可信号２０がリセットされているため
ラッチ信号３１は出力されないので、ヘッダレジスタ４
２−４ａの出力値であるサンプリング周波数２８、ビッ
トレート２３、レイヤ２２は更新されないため、伝送誤
りの影響を受けず、やはり同期状態が維持される。
ート２３、レイヤ２２に誤りが発生した場合、同期確立
後はヘッダ更新許可信号２０がリセットされているため
ラッチ信号３１は出力されないので、ヘッダレジスタ４
２−４ａの出力値であるサンプリング周波数２８、ビッ
トレート２３、レイヤ２２は更新されないため、伝送誤
りの影響を受けず、やはり同期状態が維持される。
【００３９】
【発明の効果】以上、説明したように本発明は、受信回
路に最低１４７フレーム、最大２９３フレームが入力さ
れる間に、パディングビット列に同期し、受信回路でパ
ディングビットを生成することにより、伝送媒体におい
てパディング情報に誤りが発生しても、フレームに対す
る同期は外れない。
路に最低１４７フレーム、最大２９３フレームが入力さ
れる間に、パディングビット列に同期し、受信回路でパ
ディングビットを生成することにより、伝送媒体におい
てパディング情報に誤りが発生しても、フレームに対す
る同期は外れない。
【００４０】また、フレームに対する同期確立後に、パ
ディング以外のフレーム長を決定する要素であるレイ
ヤ、ビットレート、サンプリング周波数に、伝送媒体で
誤りが発生しても、フレームに対する同期は外れない。
ディング以外のフレーム長を決定する要素であるレイ
ヤ、ビットレート、サンプリング周波数に、伝送媒体で
誤りが発生しても、フレームに対する同期は外れない。
【図１】本発明の実施例を示すブロック図である。
【図２】図１に示された同期検出器を示すブロック図で
ある。
ある。
【図３】図１に示されたパディングビット生成器のブロ
ック図である。
ック図である。
【図４】パディングの周期を表した図である。
【図５】ＭＰＥＧ／Ａｕｄｉｏ方式のレイヤ２、ビット
レート１９２ｋｂｐｓ、サンプリング周波数４４．１ｋ
Ｈｚのパディングの周期を表した図である。
レート１９２ｋｂｐｓ、サンプリング周波数４４．１ｋ
Ｈｚのパディングの周期を表した図である。
【図６】図３に示されたパディング同期判断器のブロッ
ク図である。
ク図である。
【図７】従来例を示すブロック図である。
【図８】図７に示された同期検出器のブロック図であ
る。
る。
４１ 伸長処理器 ４２ 同期検出器 ４４ パディングビット生成器
Claims (3)
- 【請求項１】 サンプリング周波数Ｆｓのディジタル信
号を高能率符号化により圧縮した、複数の情報単位（以
下、スロットと表す）から成るフレームにより構成され
るビットレートＢｒのディジタル信号（以後、ビットス
トリームと表す）に含まれる同期パターンを検出する同
期パターン検出器と、フレーム内に含まれるフレーム長
情報により次フレームの同期パターン位置までのスロッ
ト数またはビット数を計数するカウンタとを含む同期検
出器を備えた同期回路において、 前記ビットストリームは、以下の式で表されるＳ′が整
数値の場合は１フレーム内のスロット数Ｓは、Ｓ′に等
しくし、 Ｓ′＝（Ｂｒ／Ｎ）・（Ｌ／Ｆｓ） （但し、Ｎ：１スロットに含まれるビット数、Ｌ：ビッ
トストリームの１フレームに含まれるサンプリング周波
数Ｆｓのディジタル信号のサンプル数） Ｓ′が整数値でない場合は、Ｓ′の整数部Ｓ″をスロッ
ト数としたフレームと１スロットの付加スロットを加え
た（Ｓ″＋１）をスロット数としたフレームとを組み合
わせる事により、ビットストリームの平均ビットレート
をビットレートＢｒに漸近させる処理を施されたビット
ストリームのフレーム毎に、スロット数がＳ″または、
（Ｓ″＋１）のいずれなのかを識別するための情報（以
後、パディングと表す）を含ませ、 前記同期回路は、前記パディングの変化周期に同期した
パディングを生成して生成パディングとして出力するパ
ディングビット生成手段を有し、 前記カウンタは前記パディングビット生成手段が生成し
た生成パディングに基づいて次フレームの同期パターン
位置までのスロット数またはビット数を計数するように
したことを特徴とする同期回路。 - 【請求項２】 前記同期検出器は、前記フレームのフレ
ーム長に関する情報を最初の同期パターン受信時のみに
記憶するヘッダレジスタを備えたことを特徴とする請求
項１記載の同期回路。 - 【請求項３】 前記パディングビット生成手段は、前記
同期検出器から出力されるスタート信号により前記同期
検出器から出力されたパディングを取り込み、最長のパ
ディングビットの周期に合わせて所定幅のパディングビ
ット列を出力するシリアル・パラレル変換器と、 前記同期検出器から出力されたレイヤ、ビットレートと
により所定幅のパディングビット列を出力するパディン
グビット列生成器と、 前記シリアル・パラレル変換器からのパディングビット
列と前記パディングビット列生成器からのパディングビ
ット列とが一致するかどうかの比較を行い、一致してい
るとパディング同期確立信号を出力するパディング同期
判断器と、 前記パディング同期確立信号によりパディングビット列
生成器の出力を取り込み、パディングデータを出力する
パラレル・シリアル変換器と、 前記パディング同期確立信号がセットされている時は前
記パラレル・シリアル変換器のパディングデータを、リ
セットされている時は前記同期検出器から出力されたパ
ディングを選択して前記生成パディングとして前記同期
検出器に出力するセレクタとを含むことを特徴とする請
求項１あるいは２記載の同期回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6209503A JP2658896B2 (ja) | 1994-09-02 | 1994-09-02 | 同期回路 |
| EP19950306089 EP0700181A3 (en) | 1994-09-02 | 1995-08-31 | Synchronisation circuit |
| US08/522,762 US5612979A (en) | 1994-09-02 | 1995-09-01 | Synchronous circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6209503A JP2658896B2 (ja) | 1994-09-02 | 1994-09-02 | 同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0879228A JPH0879228A (ja) | 1996-03-22 |
| JP2658896B2 true JP2658896B2 (ja) | 1997-09-30 |
Family
ID=16573887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6209503A Expired - Fee Related JP2658896B2 (ja) | 1994-09-02 | 1994-09-02 | 同期回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5612979A (ja) |
| EP (1) | EP0700181A3 (ja) |
| JP (1) | JP2658896B2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0887462A (ja) * | 1994-09-20 | 1996-04-02 | Fujitsu Ltd | ステートマシン及び通信制御方式 |
| JPH08328599A (ja) * | 1995-06-01 | 1996-12-13 | Mitsubishi Electric Corp | Ｍｐｅｇオーディオ復号器 |
| US6493838B1 (en) * | 1995-09-29 | 2002-12-10 | Kabushiki Kaisha Toshiba | Coding apparatus and decoding apparatus for transmission/storage of information |
| US6571361B1 (en) * | 1995-09-29 | 2003-05-27 | Kabushiki Kaisha Toshiba | Encoder and decoder |
| US6092130A (en) * | 1997-02-28 | 2000-07-18 | Matsushita Electric Industrial Co., Ltd. | Method and apparatus for data padding input data and input significance information which are not synchronized |
| JP2002330111A (ja) * | 2001-05-01 | 2002-11-15 | Mitsubishi Electric Corp | メディアデータ伝送システム及びメディアデータ伝送方法 |
| KR100546398B1 (ko) * | 2003-11-25 | 2006-01-26 | 삼성전자주식회사 | 압축된 오디오 비트스트림에서 싱크 워드를 찾는 방법 및상기 방법을 기록한 기록 매체 |
| JP4474217B2 (ja) | 2004-07-09 | 2010-06-02 | 富士通株式会社 | パケット通信装置 |
| US7773733B2 (en) | 2005-06-23 | 2010-08-10 | Agere Systems Inc. | Single-transformer digital isolation barrier |
| US8213489B2 (en) | 2005-06-23 | 2012-07-03 | Agere Systems Inc. | Serial protocol for agile sample rate switching |
| US7885201B2 (en) * | 2008-03-20 | 2011-02-08 | Mediatek Inc. | Method for finding out the frame of a multimedia sequence |
| JP2010276992A (ja) * | 2009-05-29 | 2010-12-09 | Sanyo Electric Co Ltd | デジタルデータ処理装置 |
| US9449362B2 (en) * | 2013-09-06 | 2016-09-20 | Intel Corporation | Techniques for reducing accesses for retrieving texture images |
| IT201700108150A1 (it) | 2017-09-27 | 2019-03-27 | St Microelectronics Srl | Procedimento e sistema di sicurezza funzionale, prodotto informatico corrispondente |
| IT201700108177A1 (it) * | 2017-09-27 | 2019-03-27 | St Microelectronics Srl | Procedimento e sistema di sicurezza funzionale, prodotto informatico corrispondente |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4918523A (en) * | 1987-10-05 | 1990-04-17 | Intel Corporation | Digital video formatting and transmission system and method |
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1994
- 1994-09-02 JP JP6209503A patent/JP2658896B2/ja not_active Expired - Fee Related
-
1995
- 1995-08-31 EP EP19950306089 patent/EP0700181A3/en not_active Withdrawn
- 1995-09-01 US US08/522,762 patent/US5612979A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0700181A2 (en) | 1996-03-06 |
| EP0700181A3 (en) | 1997-12-03 |
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