JPH0887462A - ステートマシン及び通信制御方式 - Google Patents
ステートマシン及び通信制御方式Info
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- JPH0887462A JPH0887462A JP22465594A JP22465594A JPH0887462A JP H0887462 A JPH0887462 A JP H0887462A JP 22465594 A JP22465594 A JP 22465594A JP 22465594 A JP22465594 A JP 22465594A JP H0887462 A JPH0887462 A JP H0887462A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2236—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test CPU or processors
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- G—PHYSICS
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- G06F11/26—Functional testing
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- Quality & Reliability (AREA)
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- General Physics & Mathematics (AREA)
- Communication Control (AREA)
- Mobile Radio Communication Systems (AREA)
- Computer And Data Communications (AREA)
Abstract
(57)【要約】
【目的】 試験の容易なステートマシンが実現と共に、
通信端末装置におけるマイクロコンピュータの負担の低
減を目的とする。 【構成】 遷移状態を示すータを保持するラッチ手段３
３と、ラッチ手段３３の出力する遷移状態と検出信号に
従って、次に遷移する状態を示すデータを生成するステ
ートコントロール手段３１とを備え、ラッチ手段３３は
ステートコントロール手段３１の出力するデータをクロ
ック信号に従ってラッチすることで順次状態が遷移する
状態遷移制御回路において、外部から直接遷移状態を示
すデータを入力する状態データ入力手段と、ラッチ手段
に入力する次の遷移状態を示すデータを、ステートコン
トロール手段の出力するデータと、状態データ入力手段
の出力するデータの間で切り換える切り換え手段３２
と、切り換え手段の切り換えを制御する制御データを外
部から入力する制御データ入力手段とを備える。
通信端末装置におけるマイクロコンピュータの負担の低
減を目的とする。 【構成】 遷移状態を示すータを保持するラッチ手段３
３と、ラッチ手段３３の出力する遷移状態と検出信号に
従って、次に遷移する状態を示すデータを生成するステ
ートコントロール手段３１とを備え、ラッチ手段３３は
ステートコントロール手段３１の出力するデータをクロ
ック信号に従ってラッチすることで順次状態が遷移する
状態遷移制御回路において、外部から直接遷移状態を示
すデータを入力する状態データ入力手段と、ラッチ手段
に入力する次の遷移状態を示すデータを、ステートコン
トロール手段の出力するデータと、状態データ入力手段
の出力するデータの間で切り換える切り換え手段３２
と、切り換え手段の切り換えを制御する制御データを外
部から入力する制御データ入力手段とを備える。
Description
【０００１】
【産業上の利用分野】本発明は、信号に応じて順次状態
が変化し、その時の状態に応じて処理内容が変化する状
態遷移回路、いわゆるステートマシン、及びそのような
ステートマシンを使用して通信制御を行う通信制御方式
に関する。
が変化し、その時の状態に応じて処理内容が変化する状
態遷移回路、いわゆるステートマシン、及びそのような
ステートマシンを使用して通信制御を行う通信制御方式
に関する。
【０００２】
【従来の技術】ゲートとラッチを組み合わせて各種の制
御を行うための回路を構成することが行われており、マ
イクロコンピュータで行うほど複雑でない制御を行う場
合や、高速の制御処理を必要とする場合等に使用され
る。例えば、全体の処理はマイクロコンピュータのＣＰ
Ｕが行い、一部の制御をこのような回路で行うといった
具合に、マイクロコンピュータと組み合わせて使用する
場合もある。
御を行うための回路を構成することが行われており、マ
イクロコンピュータで行うほど複雑でない制御を行う場
合や、高速の制御処理を必要とする場合等に使用され
る。例えば、全体の処理はマイクロコンピュータのＣＰ
Ｕが行い、一部の制御をこのような回路で行うといった
具合に、マイクロコンピュータと組み合わせて使用する
場合もある。
【０００３】制御方式においては、制御の進行に応じて
順次状態が遷移し、たとえ同一の信号が入力されてもそ
の時の状態に応じて行う制御内容が変化する。このよう
な制御の進行に応じて順次状態が遷移する方式を状態遷
移方式と呼んでおり、上記のゲートとラッチを組み合わ
せた制御用回路で、状態が遷移するものをステートマシ
ンと呼んでいる。
順次状態が遷移し、たとえ同一の信号が入力されてもそ
の時の状態に応じて行う制御内容が変化する。このよう
な制御の進行に応じて順次状態が遷移する方式を状態遷
移方式と呼んでおり、上記のゲートとラッチを組み合わ
せた制御用回路で、状態が遷移するものをステートマシ
ンと呼んでいる。
【０００４】近年、ディジタル方式の移動体通信が普及
しつつあるが、このような移動体通信における端末装置
でも、送受信の制御にステートマシンが使用される。こ
こでは、ディジタル方式自動車電話システムを例として
本発明の説明を行うが、本発明はこれに限られるもので
はない。図１３は、ディジタル方式自動車電話システム
の端末装置の構成例を示す図である。
しつつあるが、このような移動体通信における端末装置
でも、送受信の制御にステートマシンが使用される。こ
こでは、ディジタル方式自動車電話システムを例として
本発明の説明を行うが、本発明はこれに限られるもので
はない。図１３は、ディジタル方式自動車電話システム
の端末装置の構成例を示す図である。
【０００５】図１３において、参照番号１は装置全体の
制御を行うマイクロコンピュータであり、内部には中央
処理装置（ＣＰＵ）を有している。２は装置の使用者と
の間の各種の処理を行うためのマン・マシン・インター
フェースであり、１７はステートマシンであり、１８は
受信部であり、１９はマイクロコンピュータ１により書
き込まれた複数ビットの送信データを、シリアルデータ
に変換して送信する送信部であり、２０は通信に必要な
クロック信号を発生させるＰＬＬ（Phase Locked Loop
）回路である。自動車電話システムでは、通信に使用
する周波数帯が随時変化するため、ＰＬＬ回路で、通信
に使用する周波数帯に対応したクロック信号を発生す
る。
制御を行うマイクロコンピュータであり、内部には中央
処理装置（ＣＰＵ）を有している。２は装置の使用者と
の間の各種の処理を行うためのマン・マシン・インター
フェースであり、１７はステートマシンであり、１８は
受信部であり、１９はマイクロコンピュータ１により書
き込まれた複数ビットの送信データを、シリアルデータ
に変換して送信する送信部であり、２０は通信に必要な
クロック信号を発生させるＰＬＬ（Phase Locked Loop
）回路である。自動車電話システムでは、通信に使用
する周波数帯が随時変化するため、ＰＬＬ回路で、通信
に使用する周波数帯に対応したクロック信号を発生す
る。
【０００６】送信と受信に直接関係する処理は高速の処
理が要求される。そのため、この処理をマイクロコンピ
ュータで行わせると、マイクロコンピュータは常時受信
部１８や送信部１９の状態を監視する必要があり、マイ
クロコンピュータのパフォーマンスが低下する。そこ
で、これらの処理は、ステートマシン１７に行わせ、マ
イクロコンピュータはそれ以外の処理を行うようにする
のが一般的である。
理が要求される。そのため、この処理をマイクロコンピ
ュータで行わせると、マイクロコンピュータは常時受信
部１８や送信部１９の状態を監視する必要があり、マイ
クロコンピュータのパフォーマンスが低下する。そこ
で、これらの処理は、ステートマシン１７に行わせ、マ
イクロコンピュータはそれ以外の処理を行うようにする
のが一般的である。
【０００７】図１４は、従来のステートマシンの構成を
示す図である。図１４において、参照番号３１はステー
トコントロール回路であり、３２は状態ラッチであり、
３４はステートデコーダである。このステートマシン
は、デコード方式と呼ばれるもので、ビット数の小さな
状態ラッチ３３で多数の制御信号ビットを出力できる
が、ステートデコーダ３４が必要である。
示す図である。図１４において、参照番号３１はステー
トコントロール回路であり、３２は状態ラッチであり、
３４はステートデコーダである。このステートマシン
は、デコード方式と呼ばれるもので、ビット数の小さな
状態ラッチ３３で多数の制御信号ビットを出力できる
が、ステートデコーダ３４が必要である。
【０００８】状態ラッチ３３は、その時点の状態を示す
ビットデータを記憶しており、その出力はステートデコ
ーダ３４によってデコードされ、ステートマシン及び他
の回路部分への制御信号として供給されると共に、ステ
ートコントロール回路３１に供給される。ステートコン
トロール回路３１では、その時点の状態を示すビットデ
ータと検出信号に応じて次の状態を示すビットデータを
生成し、状態ラッチ３３に供給する。状態ラッチ３３は
このビットデータを状態遷移用のクロック信号ＣＬＫに
従って、ラッチする。すなわち、ある状態から次の状態
への遷移を指示する検出信号が入力されると、ＣＬＫの
次の変化エッヂに応じて状態が変化することになる。
ビットデータを記憶しており、その出力はステートデコ
ーダ３４によってデコードされ、ステートマシン及び他
の回路部分への制御信号として供給されると共に、ステ
ートコントロール回路３１に供給される。ステートコン
トロール回路３１では、その時点の状態を示すビットデ
ータと検出信号に応じて次の状態を示すビットデータを
生成し、状態ラッチ３３に供給する。状態ラッチ３３は
このビットデータを状態遷移用のクロック信号ＣＬＫに
従って、ラッチする。すなわち、ある状態から次の状態
への遷移を指示する検出信号が入力されると、ＣＬＫの
次の変化エッヂに応じて状態が変化することになる。
【０００９】図１５は、ステートマシンの状態遷移図の
例を示す図である。図１５に示すように、リセットされ
た時には状態Ａになる。状態Ａにおいて、遷移条件ＡＢ
が成立すると状態Ｂに遷移し、遷移条件ＡＣが成立する
と状態Ｃに遷移する。更に、状態Ｂにおいては、遷移条
件ＢＤが成立すると状態Ｄに遷移する。このように、あ
る状態において所定の条件が成立すると別の状態に遷移
し、そこで更に所定の条件が成立すると更に別の状態に
遷移するといった具合に、状態Ａから状態Ｆまでのいず
れかの状態に遷移していく。図１６のタイムチャート
は、この状態遷移を示す。
例を示す図である。図１５に示すように、リセットされ
た時には状態Ａになる。状態Ａにおいて、遷移条件ＡＢ
が成立すると状態Ｂに遷移し、遷移条件ＡＣが成立する
と状態Ｃに遷移する。更に、状態Ｂにおいては、遷移条
件ＢＤが成立すると状態Ｄに遷移する。このように、あ
る状態において所定の条件が成立すると別の状態に遷移
し、そこで更に所定の条件が成立すると更に別の状態に
遷移するといった具合に、状態Ａから状態Ｆまでのいず
れかの状態に遷移していく。図１６のタイムチャート
は、この状態遷移を示す。
【００１０】近年、携帯電話の需要が大きくなってお
り、特にディジタル携帯電話サービスにおけるセルラー
方式システムで運用が行われている。セルラー方式のセ
ル内では使用できる無線周波数帯が複数の更に狭い周波
数帯に分割されており、携帯端末装置はその周波数帯の
１つを用いて制御データ又は音声データ、情報データの
やり取りを行っている。やり取りをするデータの種類と
して、とまり木チャンネル、制御チャンネル及び通信チ
ャンネルが挙げられるが、これらのチャンネル毎に使用
する周波数は異なる。また、移動中における連続的な通
信を維持するため、必要に応じて通話中の基地局から他
の基地局への切り換えが行われ、周波数の切り換えが行
われる。
り、特にディジタル携帯電話サービスにおけるセルラー
方式システムで運用が行われている。セルラー方式のセ
ル内では使用できる無線周波数帯が複数の更に狭い周波
数帯に分割されており、携帯端末装置はその周波数帯の
１つを用いて制御データ又は音声データ、情報データの
やり取りを行っている。やり取りをするデータの種類と
して、とまり木チャンネル、制御チャンネル及び通信チ
ャンネルが挙げられるが、これらのチャンネル毎に使用
する周波数は異なる。また、移動中における連続的な通
信を維持するため、必要に応じて通話中の基地局から他
の基地局への切り換えが行われ、周波数の切り換えが行
われる。
【００１１】ステートマシンの状態遷移について、財団
法人電波システム開発センタが発行するディジタル方式
自動車電話システム標準規格（ＲＣＲ ＳＴＤ−２７
Ｂ、以下ＲＣＲ規格と称する。）のレイヤ１手順規格に
よる移動局の状態遷移を例として、更に詳しく説明す
る。この規格によると、移動局の取り得る状態はＦ１〜
Ｆ１１まで規定されており、その状態遷移図を図１７に
示す。図１７の状態遷移図において、チャンネル停止状
態Ｆ２からとまり木チャンネルの起動の際は、まずＣＰ
Ｕはとまり木チャンネル周波数をＰＬＬ−ＬＳＩに設定
する。ＰＬＬがロックしたことをＣＰＵが認識すると、
ＣＰＵよりとまり木チャンネル起動要求が発行され状態
Ｆ１０に遷移する。ＣＰＵがロックを検出する方法とし
ては、ＰＬＬ−ＬＳＩのロックディテクト時間をタイマ
で検出する方法、ＰＬＬ−ＬＳＩからのロックディテク
ト信号を入出力ポートを介して検出する方法等が使用で
きる。また、通信チャンネル起動中状態Ｆ８において周
波数切り換えが行われ、通信チャンネル同期中状態Ｆ５
に遷移する場合においては、通信チャンネル起動中状態
でＰＬＬ−ＬＳＩの周波数の切り換えが行われ、上記の
ロック状態をＣＰＵが検出すると、通信チャンネル同期
中状態Ｆ５に遷移する。この周波数切り換え時にかかる
処理の間中は、状態Ｆ８のままであり、周波数が定まら
ない状態であるためレイヤ１状態としては状態Ｆ８であ
るわけにはいかない。そのため、周波数切り換え時に
は、状態Ｆ８をマスクする処理がＣＰＵにより施されて
いた。マスクの例としては、ＰＬＬ−ＬＳＩに周波数を
設定した時にＣＰＵよりロックがかかるまでレイヤ１状
態信号をマスクする処理を行っていた。Ｆ８からＦ３、
Ｆ８からＦ１０、Ｆ４からＦ５Ｆ４からＦ１０の時も同
様である。
法人電波システム開発センタが発行するディジタル方式
自動車電話システム標準規格（ＲＣＲ ＳＴＤ−２７
Ｂ、以下ＲＣＲ規格と称する。）のレイヤ１手順規格に
よる移動局の状態遷移を例として、更に詳しく説明す
る。この規格によると、移動局の取り得る状態はＦ１〜
Ｆ１１まで規定されており、その状態遷移図を図１７に
示す。図１７の状態遷移図において、チャンネル停止状
態Ｆ２からとまり木チャンネルの起動の際は、まずＣＰ
Ｕはとまり木チャンネル周波数をＰＬＬ−ＬＳＩに設定
する。ＰＬＬがロックしたことをＣＰＵが認識すると、
ＣＰＵよりとまり木チャンネル起動要求が発行され状態
Ｆ１０に遷移する。ＣＰＵがロックを検出する方法とし
ては、ＰＬＬ−ＬＳＩのロックディテクト時間をタイマ
で検出する方法、ＰＬＬ−ＬＳＩからのロックディテク
ト信号を入出力ポートを介して検出する方法等が使用で
きる。また、通信チャンネル起動中状態Ｆ８において周
波数切り換えが行われ、通信チャンネル同期中状態Ｆ５
に遷移する場合においては、通信チャンネル起動中状態
でＰＬＬ−ＬＳＩの周波数の切り換えが行われ、上記の
ロック状態をＣＰＵが検出すると、通信チャンネル同期
中状態Ｆ５に遷移する。この周波数切り換え時にかかる
処理の間中は、状態Ｆ８のままであり、周波数が定まら
ない状態であるためレイヤ１状態としては状態Ｆ８であ
るわけにはいかない。そのため、周波数切り換え時に
は、状態Ｆ８をマスクする処理がＣＰＵにより施されて
いた。マスクの例としては、ＰＬＬ−ＬＳＩに周波数を
設定した時にＣＰＵよりロックがかかるまでレイヤ１状
態信号をマスクする処理を行っていた。Ｆ８からＦ３、
Ｆ８からＦ１０、Ｆ４からＦ５Ｆ４からＦ１０の時も同
様である。
【００１２】以上が、ステートマシンの状態遷移の説明
であるが、ここで送信部１９における処理について簡単
に説明する。自動車電話システムにおいても、ディジタ
ル化が進められており、ＴＤＭＡ（Time Division Mult
iple Access ）方式が用いられるようになっている。Ｔ
ＤＭＡ方式においては、データの送受信は所定のバイト
数のデータを１まとめにしたユニットデータを単位とし
て行う。図１８は一般的なユニットデータの構成を示す
図である。一般的に、プロトコルの下位レベル（例えば
物理レイヤ）で扱うこのようなユニットデータには、上
位プロトコル階層の制御情報やメッセージが挿入される
が、第Ｋユニットのようにユニットデータ長より上位プ
ロトコル階層のデータ長が短い場合がある。このような
場合、一般的なプロトコルでは上位プロトコルの有効デ
ータがない部分は特定のフィルパターン（例えばすべて
「０」）で満たすように規定されている。
であるが、ここで送信部１９における処理について簡単
に説明する。自動車電話システムにおいても、ディジタ
ル化が進められており、ＴＤＭＡ（Time Division Mult
iple Access ）方式が用いられるようになっている。Ｔ
ＤＭＡ方式においては、データの送受信は所定のバイト
数のデータを１まとめにしたユニットデータを単位とし
て行う。図１８は一般的なユニットデータの構成を示す
図である。一般的に、プロトコルの下位レベル（例えば
物理レイヤ）で扱うこのようなユニットデータには、上
位プロトコル階層の制御情報やメッセージが挿入される
が、第Ｋユニットのようにユニットデータ長より上位プ
ロトコル階層のデータ長が短い場合がある。このような
場合、一般的なプロトコルでは上位プロトコルの有効デ
ータがない部分は特定のフィルパターン（例えばすべて
「０」）で満たすように規定されている。
【００１３】図１９は従来の送信部の基本構成を示す図
である。図１９において、参照番号５３は送信データ及
びフィルパターンを書き込むデータレジスタ（ＤＲ）で
あり、５４は送信バッファとして機能するＦＩＦＯ（Fi
rst In First Out）、５５はＦＩＦＯ５４から出力され
たパラレルデータをシリアルの送信データに変換するパ
ラレル／シリアル変換器である。
である。図１９において、参照番号５３は送信データ及
びフィルパターンを書き込むデータレジスタ（ＤＲ）で
あり、５４は送信バッファとして機能するＦＩＦＯ（Fi
rst In First Out）、５５はＦＩＦＯ５４から出力され
たパラレルデータをシリアルの送信データに変換するパ
ラレル／シリアル変換器である。
【００１４】図１９の回路では、データレジスタ５３に
書き込まれたデータのみから送信用のデータユニットを
組み立てるようになっていた。従って、マイクロコンピ
ュータ１は、送信部１９の送信データバッファ５３に固
定長（Ｎバイト）の送信データ（有効データとフィルパ
ターン）を、各送信動作毎に必ず書き込む必要があっ
た。従って、図１８に示すようなデータユニットで構成
されるメッセージを送信する場合、最終ユニットである
第Ｋユニットでは、図２０のフローチャートに示す処理
手順でマイクロコンピュータ１がＭバイトの有効データ
と（Ｎ−Ｍ）バイトのフィルパターンをデータレジスタ
に書き込んでいた。
書き込まれたデータのみから送信用のデータユニットを
組み立てるようになっていた。従って、マイクロコンピ
ュータ１は、送信部１９の送信データバッファ５３に固
定長（Ｎバイト）の送信データ（有効データとフィルパ
ターン）を、各送信動作毎に必ず書き込む必要があっ
た。従って、図１８に示すようなデータユニットで構成
されるメッセージを送信する場合、最終ユニットである
第Ｋユニットでは、図２０のフローチャートに示す処理
手順でマイクロコンピュータ１がＭバイトの有効データ
と（Ｎ−Ｍ）バイトのフィルパターンをデータレジスタ
に書き込んでいた。
【００１５】
【発明が解決しようとする課題】図１３のような端末装
置を構成する場合、ステートマシン１７、受信部１８、
送信部１９、ＰＬＬ回路２０は、それぞれ１個のＬＳＩ
で実現されるのが一般的である。また、ステートマシン
１７、受信部１８、及び送信部１９を１個のＬＳＩで構
成する場合もある。
置を構成する場合、ステートマシン１７、受信部１８、
送信部１９、ＰＬＬ回路２０は、それぞれ１個のＬＳＩ
で実現されるのが一般的である。また、ステートマシン
１７、受信部１８、及び送信部１９を１個のＬＳＩで構
成する場合もある。
【００１６】ステートマシン１７を実現するＬＳＩ又は
ステートマシン１７と受信部１８と送信部１９とをまと
めたＬＳＩの試験を行う場合、ステートマシンは複数の
状態を取り得るものであるが、かなずしもすべての状態
について試験を行う必要はなく、特定の状態において試
験を行えば正常に動作することが確かめられる。しか
し、図１５に示したような状態遷移を行うステートマシ
ンにおいて、状態Ｆで試験を行いたい場合、リセットし
て状態Ａにした後状態Ｆまで順次遷移させてから試験を
行う必要がある。いいかえれば、ステートマシンにおい
て所望の状態に遷移させるためには、それ以前の状態を
必ず満足させなければならないということである。図１
５に示したような状態遷移を行うステートマシンにおい
て、状態Ｆに遷移させるには、状態Ａから、状態Ｂ、状
態Ｄ、状態Ｅを経て状態Ｆに遷移させるか、状態Ａか
ら、状態Ｃ、状態Ｄ、状態Ｅを経て状態Ｆに遷移させる
必要がある。もし、状態遷移が更に複雑なステートマシ
ンの場合には、所望の状態に遷移させるまでに長い設定
時間が必要になる。このような長い設定時間は、試験装
置の使用効率を低下させ、試験コストを増大させるとい
う問題を生じる。
ステートマシン１７と受信部１８と送信部１９とをまと
めたＬＳＩの試験を行う場合、ステートマシンは複数の
状態を取り得るものであるが、かなずしもすべての状態
について試験を行う必要はなく、特定の状態において試
験を行えば正常に動作することが確かめられる。しか
し、図１５に示したような状態遷移を行うステートマシ
ンにおいて、状態Ｆで試験を行いたい場合、リセットし
て状態Ａにした後状態Ｆまで順次遷移させてから試験を
行う必要がある。いいかえれば、ステートマシンにおい
て所望の状態に遷移させるためには、それ以前の状態を
必ず満足させなければならないということである。図１
５に示したような状態遷移を行うステートマシンにおい
て、状態Ｆに遷移させるには、状態Ａから、状態Ｂ、状
態Ｄ、状態Ｅを経て状態Ｆに遷移させるか、状態Ａか
ら、状態Ｃ、状態Ｄ、状態Ｅを経て状態Ｆに遷移させる
必要がある。もし、状態遷移が更に複雑なステートマシ
ンの場合には、所望の状態に遷移させるまでに長い設定
時間が必要になる。このような長い設定時間は、試験装
置の使用効率を低下させ、試験コストを増大させるとい
う問題を生じる。
【００１７】更に、ステートマシンは、所定の条件が整
えば遷移するが、試験を行う上ではある状態のまま保持
したい場合も起こり得る。そこで従来の装置において
は、ある状態を保持させるために条件が整わないよう
に、内部ロジック回路及び外部からの設定を制御してい
た。しかし、このような制御は煩雑であり、ある状態が
容易に保持できることが望まれていた。
えば遷移するが、試験を行う上ではある状態のまま保持
したい場合も起こり得る。そこで従来の装置において
は、ある状態を保持させるために条件が整わないよう
に、内部ロジック回路及び外部からの設定を制御してい
た。しかし、このような制御は煩雑であり、ある状態が
容易に保持できることが望まれていた。
【００１８】また、上記の通信端末装置においては、マ
イクロコンピュータが、周波数設定時のＰＬＬ回路がロ
ックしたことを検出する処理、及び周波数切り換え時に
ロックがかかるまでステートマシンをマスクする処理を
行っているが、これではマイクロコンピュータの負担が
大きくなり、処理速度の低下の問題が生じる。これを解
決するため、処理能力の大きなマイクロコンピュータを
使用するとコストが増加するという問題が生じる。
イクロコンピュータが、周波数設定時のＰＬＬ回路がロ
ックしたことを検出する処理、及び周波数切り換え時に
ロックがかかるまでステートマシンをマスクする処理を
行っているが、これではマイクロコンピュータの負担が
大きくなり、処理速度の低下の問題が生じる。これを解
決するため、処理能力の大きなマイクロコンピュータを
使用するとコストが増加するという問題が生じる。
【００１９】同様に、ユニットデータを単位として送信
を行っている従来の送信装置では、データレジスタへの
フィルパターンの書き込みをマイクロコンピュータが行
っているが、これもマイクロコンピュータの負担を大き
くし、上記のような問題を生じる。本発明は上記問題点
に鑑みてなされたものであり、試験の容易なステートマ
シンの実現、及び通信端末装置におけるマイクロコンピ
ュータの負担の低減を目的とする。
を行っている従来の送信装置では、データレジスタへの
フィルパターンの書き込みをマイクロコンピュータが行
っているが、これもマイクロコンピュータの負担を大き
くし、上記のような問題を生じる。本発明は上記問題点
に鑑みてなされたものであり、試験の容易なステートマ
シンの実現、及び通信端末装置におけるマイクロコンピ
ュータの負担の低減を目的とする。
【００２０】
【課題を解決するための手段】本発明の第１の態様の状
態遷移制御回路は、遷移状態を示すデータを保持するラ
ッチ手段と、ラッチ手段の出力する遷移状態と検出信号
に従って、次に遷移する状態を示すデータを生成するス
テートコントロール手段とを備え、ラッチ手段はステー
トコントロール手段の出力するデータをクロック信号に
従ってラッチすることで順次状態が遷移する状態遷移制
御回路において、外部から直接遷移状態を示すデータを
入力する状態データ入力手段と、ラッチ手段に入力する
次の遷移状態を示すデータを、ステートコントロール手
段の出力するデータと、状態データ入力手段の出力する
データの間で切り換える切り換え手段と、切り換え手段
の切り換えを制御する制御データを外部から入力する制
御データ入力手段とを備えるようにしたことを特徴とす
る。
態遷移制御回路は、遷移状態を示すデータを保持するラ
ッチ手段と、ラッチ手段の出力する遷移状態と検出信号
に従って、次に遷移する状態を示すデータを生成するス
テートコントロール手段とを備え、ラッチ手段はステー
トコントロール手段の出力するデータをクロック信号に
従ってラッチすることで順次状態が遷移する状態遷移制
御回路において、外部から直接遷移状態を示すデータを
入力する状態データ入力手段と、ラッチ手段に入力する
次の遷移状態を示すデータを、ステートコントロール手
段の出力するデータと、状態データ入力手段の出力する
データの間で切り換える切り換え手段と、切り換え手段
の切り換えを制御する制御データを外部から入力する制
御データ入力手段とを備えるようにしたことを特徴とす
る。
【００２１】状態データ入力手段と制御データ入力手段
は、外部から直接書き込み可能なレジスタ又は外部端子
である。また、状態の遷移を停止させてその時点の状態
を保持する状態遷移停止手段を更に設け、制御データ入
力手段に、通常の動作を行わせるか、状態遷移停止手段
を動作させて状態の遷移を停止させるかの設定を行う遷
移停止設定データ入力手段を更に設ける。
は、外部から直接書き込み可能なレジスタ又は外部端子
である。また、状態の遷移を停止させてその時点の状態
を保持する状態遷移停止手段を更に設け、制御データ入
力手段に、通常の動作を行わせるか、状態遷移停止手段
を動作させて状態の遷移を停止させるかの設定を行う遷
移停止設定データ入力手段を更に設ける。
【００２２】状態遷移停止手段は、ラッチ手段へのクロ
ック信号の入力を実質的に停止させる回路である。上記
の状態遷移停止手段と遷移停止設定データ入力手段は、
独立して従来のステートマシンに設けることもできる。
本発明の第２の態様の通信端末装置は、周波数が随時切
り換えられるクロック信号を生成するＰＬＬ回路と、Ｐ
ＬＬ回路の出力するクロック信号に従って通信信号を受
信する受信部と、ＰＬＬ回路の出力するクロック信号に
従って通信信号を送信する送信部と、受信部と送信部の
間の制御処理を行うステートマシンと、ステートマシン
が行う以外の装置全体の制御処理を行うマイクロコンピ
ュータとを備える通信端末装置において、ＰＬＬ回路
は、変更する周波数にロックしたことを示すロック検出
信号をステートマシンに出力し、ステートマシンはロッ
ク検出信号に応じて自動的に次の制御を開始することを
特徴とする。
ック信号の入力を実質的に停止させる回路である。上記
の状態遷移停止手段と遷移停止設定データ入力手段は、
独立して従来のステートマシンに設けることもできる。
本発明の第２の態様の通信端末装置は、周波数が随時切
り換えられるクロック信号を生成するＰＬＬ回路と、Ｐ
ＬＬ回路の出力するクロック信号に従って通信信号を受
信する受信部と、ＰＬＬ回路の出力するクロック信号に
従って通信信号を送信する送信部と、受信部と送信部の
間の制御処理を行うステートマシンと、ステートマシン
が行う以外の装置全体の制御処理を行うマイクロコンピ
ュータとを備える通信端末装置において、ＰＬＬ回路
は、変更する周波数にロックしたことを示すロック検出
信号をステートマシンに出力し、ステートマシンはロッ
ク検出信号に応じて自動的に次の制御を開始することを
特徴とする。
【００２３】ステートマシンは、マイクロコンピュータ
によってＰＬＬ回路が変更する周波数にロックするよう
に設定されるのに応じて、ＰＬＬ回路がロックするまで
待機するロック前待機状態を備え、ロック前待機状態に
おいてロック検出信号を受けると次の制御状態に遷移す
る。ステートマシンのロック前待機状態への遷移は、マ
イクロコンピュータの周波数チャンネル起動要求又は周
波数チャンネル切り換え要求に応じて行われる。
によってＰＬＬ回路が変更する周波数にロックするよう
に設定されるのに応じて、ＰＬＬ回路がロックするまで
待機するロック前待機状態を備え、ロック前待機状態に
おいてロック検出信号を受けると次の制御状態に遷移す
る。ステートマシンのロック前待機状態への遷移は、マ
イクロコンピュータの周波数チャンネル起動要求又は周
波数チャンネル切り換え要求に応じて行われる。
【００２４】本発明の第３の態様の送信装置は、固定デ
ータ長のユニットデータを用いて通信を行い、ユニット
データの空き部分には所定のフィルパターンが挿入され
る通信方式の送信装置であって、送信データを一時的に
保持するデータレジスタと、データレジスタに保持され
た送信データをシリアルデータに変換するパラレル・シ
リアル変換器とを備える送信装置において、フィルパタ
ーンを発生するフィルパターン発生回路と、データレジ
スタへのデータの入力を、送信データが存在する間は送
信データが、送信データが終了した後のユニットデータ
の空き部分に相当する期間はフィルパターン発生回路か
ら出力されるフィルパターンが入力されるように切り換
える書き込みデータ切り換え回路とを備えることを特徴
とする。
ータ長のユニットデータを用いて通信を行い、ユニット
データの空き部分には所定のフィルパターンが挿入され
る通信方式の送信装置であって、送信データを一時的に
保持するデータレジスタと、データレジスタに保持され
た送信データをシリアルデータに変換するパラレル・シ
リアル変換器とを備える送信装置において、フィルパタ
ーンを発生するフィルパターン発生回路と、データレジ
スタへのデータの入力を、送信データが存在する間は送
信データが、送信データが終了した後のユニットデータ
の空き部分に相当する期間はフィルパターン発生回路か
ら出力されるフィルパターンが入力されるように切り換
える書き込みデータ切り換え回路とを備えることを特徴
とする。
【００２５】
【作用】本発明の第１の態様の状態遷移制御回路によれ
ば、状態データ入力手段に設定したい状態を示すデータ
を入力し、制御データ入力手段から、切り換え手段が状
態データ入力手段の出力するデータをラッチ手段に出力
するように切り換えさせる制御データを入力すれば、ク
ロック信号に応じてラッチ手段は設定したい状態を示す
データをラッチし、所望の状態になる。また、遷移停止
設定データ入力手段を介して、状態遷移停止手段が状態
の遷移を停止させてその時点の状態を保持するようにす
れば、その時点の状態が保持できる。
ば、状態データ入力手段に設定したい状態を示すデータ
を入力し、制御データ入力手段から、切り換え手段が状
態データ入力手段の出力するデータをラッチ手段に出力
するように切り換えさせる制御データを入力すれば、ク
ロック信号に応じてラッチ手段は設定したい状態を示す
データをラッチし、所望の状態になる。また、遷移停止
設定データ入力手段を介して、状態遷移停止手段が状態
の遷移を停止させてその時点の状態を保持するようにす
れば、その時点の状態が保持できる。
【００２６】本発明の第２の態様の通信端末装置によれ
ば、ＰＬＬ回路は、変更する周波数にロックしたことを
示すロック検出信号をステートマシンに出力し、ステー
トマシンはロック検出信号に応じて自動的に次の制御を
開始するため、マイクロコンピュータは従来行っていた
周波数設定時のＰＬＬ回路がロックしたことを検出する
処理、及び周波数切り換え時にロックがかかるまでステ
ートマシンをマスクする処理を行う必要がなくなり、処
理の負担が軽減される。
ば、ＰＬＬ回路は、変更する周波数にロックしたことを
示すロック検出信号をステートマシンに出力し、ステー
トマシンはロック検出信号に応じて自動的に次の制御を
開始するため、マイクロコンピュータは従来行っていた
周波数設定時のＰＬＬ回路がロックしたことを検出する
処理、及び周波数切り換え時にロックがかかるまでステ
ートマシンをマスクする処理を行う必要がなくなり、処
理の負担が軽減される。
【００２７】本発明の第３の態様の送信装置によれば、
書き込みデータ切り換え回路が、送信データが存在する
間は送信データが、送信データが終了した後のユニット
データの空き部分に相当する期間はフィルパターン発生
回路から出力されるフィルパターンがデータレジスタへ
入力されるように切り換えるため、マイクロコンピュー
タは従来行っていたフィルパターンの書き込み動作を行
わなくてもよいため、負担が軽減される。
書き込みデータ切り換え回路が、送信データが存在する
間は送信データが、送信データが終了した後のユニット
データの空き部分に相当する期間はフィルパターン発生
回路から出力されるフィルパターンがデータレジスタへ
入力されるように切り換えるため、マイクロコンピュー
タは従来行っていたフィルパターンの書き込み動作を行
わなくてもよいため、負担が軽減される。
【００２８】
【実施例】図１は、以下に説明する本発明の第１乃至第
３実施例が行われる携帯型通信端末装置の全体構成を示
す図である。図１において、参照番号１１は中央処理装
置（ＣＰＵ）であり、１２はＲＯＭであり、１３はＲＡ
Ｍであり、１４はシステムバスであり、１５はシステム
用のＲＡＭであり、１６は入出力ポートであり、これら
でマイクロコンピュータを構成する。１７はステートマ
シンであり、１８は受信部であり、１９は送信部であ
り、２０は通信のためのクロック信号を発生するＰＬＬ
回路である。この端末装置が運用される通信システムで
は、このシステムに割り当てられた周波数帯を更に狭い
周波数帯のチャンネルに分割し、やり取りするデータの
種類や通信先の基地局の切り換え等に応じて随時チャン
ネルを切り換える。
３実施例が行われる携帯型通信端末装置の全体構成を示
す図である。図１において、参照番号１１は中央処理装
置（ＣＰＵ）であり、１２はＲＯＭであり、１３はＲＡ
Ｍであり、１４はシステムバスであり、１５はシステム
用のＲＡＭであり、１６は入出力ポートであり、これら
でマイクロコンピュータを構成する。１７はステートマ
シンであり、１８は受信部であり、１９は送信部であ
り、２０は通信のためのクロック信号を発生するＰＬＬ
回路である。この端末装置が運用される通信システムで
は、このシステムに割り当てられた周波数帯を更に狭い
周波数帯のチャンネルに分割し、やり取りするデータの
種類や通信先の基地局の切り換え等に応じて随時チャン
ネルを切り換える。
【００２９】チャンネルを切り換える毎にＰＬＬ回路２
０は、発生するクロック信号を変更する必要がある。Ｐ
ＬＬ回路２０でのクロック信号の周波数の変更は、マイ
クロコンピュータがＰＬＬ回路２０のレジスタをアクセ
スし、レジスタの内容を変更することによって行われる
が、ＰＬＬ回路が所定の周波数にロックするにはレジス
タの変更後、ある程度の時間を要する。従来は、マイク
ロコンピュータが、ＰＬＬ回路がロックしたことを検出
した後、ステートマシンに起動要求を出しており、その
間の処理をマイクロコンピュータが行っていた。ＰＬＬ
回路がロックしたことを検出する方法としては、ＰＬＬ
回路２０からのロックディテクト信号を入出力ポート１
６を介して検出する方法や、レジスタの変更後ＰＬＬ回
路が所定の周波数にロックするまでに要する時間よりあ
る程度長い時間を設定し、その時間をカウントした時点
ではロックしたものと見なして、それ以後の処理を行っ
ていた。いずれにしろ、この間の処理はマイクロコンピ
ュータが行っていた。チャンネルの切り換えの間通信が
途切れるため、チャンネルの切り換えに要する時間はで
きるだけ短いことが必要であり、マイクロコンピュータ
はこの処理の間常時ロックディテクト信号を監視した
り、タイマを監視する必要があり、他の処理を行うこと
はできなかった。
０は、発生するクロック信号を変更する必要がある。Ｐ
ＬＬ回路２０でのクロック信号の周波数の変更は、マイ
クロコンピュータがＰＬＬ回路２０のレジスタをアクセ
スし、レジスタの内容を変更することによって行われる
が、ＰＬＬ回路が所定の周波数にロックするにはレジス
タの変更後、ある程度の時間を要する。従来は、マイク
ロコンピュータが、ＰＬＬ回路がロックしたことを検出
した後、ステートマシンに起動要求を出しており、その
間の処理をマイクロコンピュータが行っていた。ＰＬＬ
回路がロックしたことを検出する方法としては、ＰＬＬ
回路２０からのロックディテクト信号を入出力ポート１
６を介して検出する方法や、レジスタの変更後ＰＬＬ回
路が所定の周波数にロックするまでに要する時間よりあ
る程度長い時間を設定し、その時間をカウントした時点
ではロックしたものと見なして、それ以後の処理を行っ
ていた。いずれにしろ、この間の処理はマイクロコンピ
ュータが行っていた。チャンネルの切り換えの間通信が
途切れるため、チャンネルの切り換えに要する時間はで
きるだけ短いことが必要であり、マイクロコンピュータ
はこの処理の間常時ロックディテクト信号を監視した
り、タイマを監視する必要があり、他の処理を行うこと
はできなかった。
【００３０】以上が本発明の実施例が行われる携帯型通
信端末装置の全体構成の説明であり、以下各実施例につ
いて説明する。第１実施例は、図１のステートマシンの
部分に本発明の第１の態様を適用した実施例であり、図
２にそのブロック構成図を示す。図２において、参照番
号３１はステートコントロール回路であり、３３は状態
ラッチ、３４はステートデコーダであり、これらの部分
は図１４に示した従来例と同じである。図１４と比較し
て明らかなように、図２では、レジスタ３５と、切り換
え回路（ＳＥＬ）３２と、ＡＮＤゲート３６とが新たに
設けられている。切り換え回路（ＳＥＬ）３２は、レジ
スタ３５の１ビットの信号に応じて、ステートコントロ
ール回路３１の出力するデータとレジスタ３５の６ビッ
トが表すデータのいずれかを選択して、状態ラッチ３３
に出力する選択回路である。
信端末装置の全体構成の説明であり、以下各実施例につ
いて説明する。第１実施例は、図１のステートマシンの
部分に本発明の第１の態様を適用した実施例であり、図
２にそのブロック構成図を示す。図２において、参照番
号３１はステートコントロール回路であり、３３は状態
ラッチ、３４はステートデコーダであり、これらの部分
は図１４に示した従来例と同じである。図１４と比較し
て明らかなように、図２では、レジスタ３５と、切り換
え回路（ＳＥＬ）３２と、ＡＮＤゲート３６とが新たに
設けられている。切り換え回路（ＳＥＬ）３２は、レジ
スタ３５の１ビットの信号に応じて、ステートコントロ
ール回路３１の出力するデータとレジスタ３５の６ビッ
トが表すデータのいずれかを選択して、状態ラッチ３３
に出力する選択回路である。
【００３１】図３はレジスタ３５のビット構成と各ビッ
トの機能を示す図である。図３に示すように、レジスタ
３５は８ビットで構成され、最上位ビットＤ７は状態遷
移モードビットであり、Ｄ６は状態遷移保持モードビッ
トであり、Ｄ５〜Ｄ０は状態遷移コードビットである。
通常動作を行わせる時にはＤ７を「０」に、レジスタ３
５のＤ５〜Ｄ０で設定される状態コードにする時にはＤ
７を「１」に設定する。従って、切り換え回路（ＳＥ
Ｌ）３２は、Ｄ７が「０」に時にはステートコントロー
ル回路３１の出力するデータを選択する。従って、この
場合には、通常のステートマシンをし、その時点の状態
と検出信号に応じて状態が変化する。Ｄ７が「１」に時
にはレジスタ３５のＤ５〜Ｄ０のデータを選択し、ステ
ートマシンは、Ｄ５〜Ｄ０のデータが示す状態に設定さ
れる。
トの機能を示す図である。図３に示すように、レジスタ
３５は８ビットで構成され、最上位ビットＤ７は状態遷
移モードビットであり、Ｄ６は状態遷移保持モードビッ
トであり、Ｄ５〜Ｄ０は状態遷移コードビットである。
通常動作を行わせる時にはＤ７を「０」に、レジスタ３
５のＤ５〜Ｄ０で設定される状態コードにする時にはＤ
７を「１」に設定する。従って、切り換え回路（ＳＥ
Ｌ）３２は、Ｄ７が「０」に時にはステートコントロー
ル回路３１の出力するデータを選択する。従って、この
場合には、通常のステートマシンをし、その時点の状態
と検出信号に応じて状態が変化する。Ｄ７が「１」に時
にはレジスタ３５のＤ５〜Ｄ０のデータを選択し、ステ
ートマシンは、Ｄ５〜Ｄ０のデータが示す状態に設定さ
れる。
【００３２】前述のように、このステートマシンはステ
ートデコーダ３４を備えており、状態を表すビットデー
タをデコードして状態を示す信号を生成するデコード方
式と呼ばれる方式のものである。ここでは、レジスタ３
５のＤ５〜Ｄ０が状態遷移コードビットに割り当てられ
ており、全部で６４通りの状態を設定できるが、実際に
取り得る状態の個数がこれと等しい必要はなく、レジス
タ３５で設定できる状態の個数は実際に取り得る状態の
個数以上であればよい。
ートデコーダ３４を備えており、状態を表すビットデー
タをデコードして状態を示す信号を生成するデコード方
式と呼ばれる方式のものである。ここでは、レジスタ３
５のＤ５〜Ｄ０が状態遷移コードビットに割り当てられ
ており、全部で６４通りの状態を設定できるが、実際に
取り得る状態の個数がこれと等しい必要はなく、レジス
タ３５で設定できる状態の個数は実際に取り得る状態の
個数以上であればよい。
【００３３】ＡＮＤゲート３６には、クロック信号ＣＬ
Ｋと状態遷移保持モードビットＤ６の反転したデータが
入力され、その出力は状態ラッチ３３にクロック信号と
して入力される。従って、Ｄ６が「０」の時には状態ラ
ッチ３３にクロック信号ＣＬＫが入力され、通常のステ
ートマシンの動作が行われる。Ｄ６が「１」の時には状
態ラッチ３３にはクロック信号が入力されなくなるた
め、ラッチしているデータがそのまま保持される。従っ
て、Ｄ６が「０」の時には通常動作、「１」の時には状
態が保持されることになる。
Ｋと状態遷移保持モードビットＤ６の反転したデータが
入力され、その出力は状態ラッチ３３にクロック信号と
して入力される。従って、Ｄ６が「０」の時には状態ラ
ッチ３３にクロック信号ＣＬＫが入力され、通常のステ
ートマシンの動作が行われる。Ｄ６が「１」の時には状
態ラッチ３３にはクロック信号が入力されなくなるた
め、ラッチしているデータがそのまま保持される。従っ
て、Ｄ６が「０」の時には通常動作、「１」の時には状
態が保持されることになる。
【００３４】図４は、第１実施例のステートマシンが図
１５のような状態遷移を行うとした場合の状態遷移を示
すタイムチャートである。図４に示すように、リセット
すると、状態Ａになり、Ｄ７とＤ６が「０」であれば、
それぞれの遷移条件が成り立った時に状態が遷移する。
状態Ａの時に、状態遷移コードＤ５〜Ｄ０を「０００１
０１」、すなわち状態Ｆに設定し、Ｄ７を「１」にする
と、次のクロック信号ＣＬＫの立ち上がりで、ステート
マシンは状態Ｆに設定される。この状態で、Ｄ７を
「０」に戻し、条件ＦＡを成立するようにすると、状態
Ａに遷移する。また、状態遷移コードＤ５〜Ｄ０を任意
のデータ、例えば状態Ｆを表す「０００１０１」に設定
した上で、Ｄ７を「１」にしても、Ｄ６が「１」であれ
ばそれまでの状態Ａが保持される。
１５のような状態遷移を行うとした場合の状態遷移を示
すタイムチャートである。図４に示すように、リセット
すると、状態Ａになり、Ｄ７とＤ６が「０」であれば、
それぞれの遷移条件が成り立った時に状態が遷移する。
状態Ａの時に、状態遷移コードＤ５〜Ｄ０を「０００１
０１」、すなわち状態Ｆに設定し、Ｄ７を「１」にする
と、次のクロック信号ＣＬＫの立ち上がりで、ステート
マシンは状態Ｆに設定される。この状態で、Ｄ７を
「０」に戻し、条件ＦＡを成立するようにすると、状態
Ａに遷移する。また、状態遷移コードＤ５〜Ｄ０を任意
のデータ、例えば状態Ｆを表す「０００１０１」に設定
した上で、Ｄ７を「１」にしても、Ｄ６が「１」であれ
ばそれまでの状態Ａが保持される。
【００３５】なお、外部から状態の設定だけを行うので
あれば、レジスタ３５のＤ６及びＡＮＤゲート３６はな
くてもよく、逆にデータの保持を行う必要がないのであ
れば、切り換え回路（ＳＥＬ）３２及びレジスタ３５の
ビットＤ７、Ｄ５〜Ｄ０がなくてもよい。本発明の第２
実施例は図１に示した全体構成を有する携帯型通信端末
装置であり、ＰＬＬ回路２０のロックディテクト信号Ｌ
ＤＥＴがステートマシン１７に出力され、ステートマシ
ン１７から周波数設定要求信号ＩＳＥＴが割り込み信号
としてＣＰＵ１１に出力される点が従来例と異なる。
あれば、レジスタ３５のＤ６及びＡＮＤゲート３６はな
くてもよく、逆にデータの保持を行う必要がないのであ
れば、切り換え回路（ＳＥＬ）３２及びレジスタ３５の
ビットＤ７、Ｄ５〜Ｄ０がなくてもよい。本発明の第２
実施例は図１に示した全体構成を有する携帯型通信端末
装置であり、ＰＬＬ回路２０のロックディテクト信号Ｌ
ＤＥＴがステートマシン１７に出力され、ステートマシ
ン１７から周波数設定要求信号ＩＳＥＴが割り込み信号
としてＣＰＵ１１に出力される点が従来例と異なる。
【００３６】図５は第２実施例の装置のステートマシン
１７の状態遷移図である。この状態遷移図は、図１７の
状態遷移図に対応するＲＣＲ規格のレイヤ１の状態遷移
図である。２つの図を比較して明らかなように、第２実
施例では、切り換え用のとまり木チャンネル起動前状態
Ｆ１０’、制御チャンネル起動前状態Ｆ３’、通信チャ
ンネル起動前状態Ｆ５’、通信チャンネル再起動前状態
Ｆ１１’が新たに設けられている点が従来例とは異な
る。
１７の状態遷移図である。この状態遷移図は、図１７の
状態遷移図に対応するＲＣＲ規格のレイヤ１の状態遷移
図である。２つの図を比較して明らかなように、第２実
施例では、切り換え用のとまり木チャンネル起動前状態
Ｆ１０’、制御チャンネル起動前状態Ｆ３’、通信チャ
ンネル起動前状態Ｆ５’、通信チャンネル再起動前状態
Ｆ１１’が新たに設けられている点が従来例とは異な
る。
【００３７】図６は、第２実施例における状態遷移のタ
イムチャートである。この図を参照しながら第２実施例
での処理を説明する。従来の装置においては、チャンネ
ル起動時又はチャンネル切り換え時においては、ＣＰＵ
１１が起動又は切り換え先の周波数にロックしたことを
監視し、チャンネル起動要求を発行していた。これに対
して、本実施例においては、ＣＰＵはチャンネル起動又
はチャンネル切り換えを行いたい時に、チャンネル起動
要求を発行し、周波数設定要求ＩＳＥＴが割り込み信号
としてＣＰＵ１１に通知されるとＰＬＬ回路２０に対し
て周波数を設定する。チャンネル起動要求がＣＰＵ１１
より発行されると、ステートマシン１７は起動前状態に
遷移する。例えば、通信チャンネル起動中状態Ｆ８’で
とまり木チャンネル起動要求がＣＰＵ１１から発行され
ると、とまり木チャンネル起動前状態Ｆ１０’に遷移す
る。この状態に遷移することによって、状態Ｆ８から抜
け出るなり、周波数切り換え前状態をマスクする処理が
不要になり、ＣＰＵ１１とレイヤ１の制御を行うステー
トマシン１７とのハンドシェイク処理が確実に行われる
ことになる。ステートマシン１７は、この起動前状態
で、ＰＬＬ回路２０からのロックディテクト信号ＬＤＥ
Ｔを受けると自動的に次の状態に遷移する。
イムチャートである。この図を参照しながら第２実施例
での処理を説明する。従来の装置においては、チャンネ
ル起動時又はチャンネル切り換え時においては、ＣＰＵ
１１が起動又は切り換え先の周波数にロックしたことを
監視し、チャンネル起動要求を発行していた。これに対
して、本実施例においては、ＣＰＵはチャンネル起動又
はチャンネル切り換えを行いたい時に、チャンネル起動
要求を発行し、周波数設定要求ＩＳＥＴが割り込み信号
としてＣＰＵ１１に通知されるとＰＬＬ回路２０に対し
て周波数を設定する。チャンネル起動要求がＣＰＵ１１
より発行されると、ステートマシン１７は起動前状態に
遷移する。例えば、通信チャンネル起動中状態Ｆ８’で
とまり木チャンネル起動要求がＣＰＵ１１から発行され
ると、とまり木チャンネル起動前状態Ｆ１０’に遷移す
る。この状態に遷移することによって、状態Ｆ８から抜
け出るなり、周波数切り換え前状態をマスクする処理が
不要になり、ＣＰＵ１１とレイヤ１の制御を行うステー
トマシン１７とのハンドシェイク処理が確実に行われる
ことになる。ステートマシン１７は、この起動前状態
で、ＰＬＬ回路２０からのロックディテクト信号ＬＤＥ
Ｔを受けると自動的に次の状態に遷移する。
【００３８】以上のように、ＣＰＵが周波数切り換え時
の状態をマスクする必要もなくなり、ＰＬＬ回路のロッ
ク状態を検出する必要がなくなる。また、チャンネル起
動またはチャンネル切り換え時において要求が発行され
ると、ＣＰＵに対してＰＬＬ回路への周波数設定要求が
割り込み信号として出力される。従って、ＣＰＵは割り
込みが発生するとＰＬＬ回路に対して周波数データを設
定すればよい。これにより、従来ＰＬＬ回路がロックし
たことをタイマで監視していた場合のタイムロス及びロ
ックディテクト信号を監視していた場合のＣＰＵの負担
がなくなることになる。更に、これによりＣＰＵの制御
ファームの制御が簡潔になる。
の状態をマスクする必要もなくなり、ＰＬＬ回路のロッ
ク状態を検出する必要がなくなる。また、チャンネル起
動またはチャンネル切り換え時において要求が発行され
ると、ＣＰＵに対してＰＬＬ回路への周波数設定要求が
割り込み信号として出力される。従って、ＣＰＵは割り
込みが発生するとＰＬＬ回路に対して周波数データを設
定すればよい。これにより、従来ＰＬＬ回路がロックし
たことをタイマで監視していた場合のタイムロス及びロ
ックディテクト信号を監視していた場合のＣＰＵの負担
がなくなることになる。更に、これによりＣＰＵの制御
ファームの制御が簡潔になる。
【００３９】第３実施例は、図１の送信部１９に本発明
の第３に態様を適用したものであり、その基本構成を図
７に示す。図７において、５３は送信するデータを一時
的に保持するデータレジスタであり、５５はデータレジ
スタ５３に保持されたデータを通信用のシリアルデータ
に変換するパラレル・シリアル変換器である。ＣＰＵ１
１は、送信部１９を１バイト単位でアクセスするので、
フィルパターンも１バイトデータであり、データレジス
タも１バイトを単位とする。従って、パラレル・シリア
ル変換器５５は８ビットを１ビットのシリアルデータに
変換する。更に、ユニットデータは８バイトであり、デ
ータレジスタ５３は、１バイト単位で８バイト分の容量
を有する。ＣＰＵ１１からの送信データのデータレジス
タへの書き込みが終了すると、書き込み終了信号ＤＬが
出力される。なお、以下の例では、フィルパターンはす
べてのビットが「０」のパターンとする。
の第３に態様を適用したものであり、その基本構成を図
７に示す。図７において、５３は送信するデータを一時
的に保持するデータレジスタであり、５５はデータレジ
スタ５３に保持されたデータを通信用のシリアルデータ
に変換するパラレル・シリアル変換器である。ＣＰＵ１
１は、送信部１９を１バイト単位でアクセスするので、
フィルパターンも１バイトデータであり、データレジス
タも１バイトを単位とする。従って、パラレル・シリア
ル変換器５５は８ビットを１ビットのシリアルデータに
変換する。更に、ユニットデータは８バイトであり、デ
ータレジスタ５３は、１バイト単位で８バイト分の容量
を有する。ＣＰＵ１１からの送信データのデータレジス
タへの書き込みが終了すると、書き込み終了信号ＤＬが
出力される。なお、以下の例では、フィルパターンはす
べてのビットが「０」のパターンとする。
【００４０】図８はデータレジスタ５３の一部を構成す
る入力データバッファの構成例であり、ここではユニッ
トデータは８バイトであり、入力データバッファも８バ
イト分であり、８個の１バイトバッファＢＵＦ０、ＢＵ
Ｆ１、…、ＢＵＦ７がある。各データバッファの書き込
み信号ＢＵＦ０ＷＥ、ＢＵＦ１ＷＥ、…、ＢＵＦ７ＷＥ
は図９の回路によって生成される。１バイトの書き込み
を行う毎に書き込み信号ＤＷＥがＣＰＵから出力され、
これをデータカウンタ７０でカウントする。書き込みが
行われる毎にカウント値が増加するので、それをデータ
カウンタラッチ７１でラッチし、それをデコーダ７３で
デコードすると、出力が「１」になるビット位置が順次
移動する。このデコーダ７２の出力とＤＷＥをＡＮＤゲ
ート７３、７４、…、７５に入力し論理和をとると、各
ＡＮＤゲートの出力ＢＵＦ０ＷＥ、ＢＵＦ１ＷＥ、…、
ＢＵＦ７ＷＥは、最初の書き込み時にはＢＵＦ０ＷＥの
出力が「１」になり、次はＢＵＦ１ＷＥが「１」になる
という具合に、書き込み毎に順次「１」になる。
る入力データバッファの構成例であり、ここではユニッ
トデータは８バイトであり、入力データバッファも８バ
イト分であり、８個の１バイトバッファＢＵＦ０、ＢＵ
Ｆ１、…、ＢＵＦ７がある。各データバッファの書き込
み信号ＢＵＦ０ＷＥ、ＢＵＦ１ＷＥ、…、ＢＵＦ７ＷＥ
は図９の回路によって生成される。１バイトの書き込み
を行う毎に書き込み信号ＤＷＥがＣＰＵから出力され、
これをデータカウンタ７０でカウントする。書き込みが
行われる毎にカウント値が増加するので、それをデータ
カウンタラッチ７１でラッチし、それをデコーダ７３で
デコードすると、出力が「１」になるビット位置が順次
移動する。このデコーダ７２の出力とＤＷＥをＡＮＤゲ
ート７３、７４、…、７５に入力し論理和をとると、各
ＡＮＤゲートの出力ＢＵＦ０ＷＥ、ＢＵＦ１ＷＥ、…、
ＢＵＦ７ＷＥは、最初の書き込み時にはＢＵＦ０ＷＥの
出力が「１」になり、次はＢＵＦ１ＷＥが「１」になる
という具合に、書き込み毎に順次「１」になる。
【００４１】従って、入力データＤＴは、入力順にＢＵ
Ｆ０より順に格納されていき、送信データがユニットデ
ータの８バイトより小さい場合には、書き込まれないデ
ータバッファが生じることになる。後述するように、１
回のユニットデータの書き込みと送信が終了する毎に、
各データバッファは初期化され、各データバッファのビ
ットは「０」に設定されるので、送信データが書き込ま
れないデータバッファの各ビットは「０」のままであ
る。これがフィルパターンである。データバッファに書
き込まれたデータは、パラレル・シリアル変換器５５に
出力される。図８のマルチプレクサ（ＭＰＸ）６８は、
データバッファＢＵＦ０、ＢＵＦ１、…、ＢＵＦ７に格
納されたデータからパラレル・シリアル変換器５５に出
力するデータを選択する回路であり、読み出し信号ＢＵ
Ｆ０ＲＥ、ＢＵＦ１ＲＥ、…、ＢＵＦ７ＲＥに従ってど
のデータバッファのデータを出力するか選択する。
Ｆ０より順に格納されていき、送信データがユニットデ
ータの８バイトより小さい場合には、書き込まれないデ
ータバッファが生じることになる。後述するように、１
回のユニットデータの書き込みと送信が終了する毎に、
各データバッファは初期化され、各データバッファのビ
ットは「０」に設定されるので、送信データが書き込ま
れないデータバッファの各ビットは「０」のままであ
る。これがフィルパターンである。データバッファに書
き込まれたデータは、パラレル・シリアル変換器５５に
出力される。図８のマルチプレクサ（ＭＰＸ）６８は、
データバッファＢＵＦ０、ＢＵＦ１、…、ＢＵＦ７に格
納されたデータからパラレル・シリアル変換器５５に出
力するデータを選択する回路であり、読み出し信号ＢＵ
Ｆ０ＲＥ、ＢＵＦ１ＲＥ、…、ＢＵＦ７ＲＥに従ってど
のデータバッファのデータを出力するか選択する。
【００４２】各データバッファは８ビット構成であり、
１個のデータバッファのデータは、通信用クロック信号
ＣＫの８カウントでシリアルデータに変換される。従っ
て、８カウントのＣＫ毎に読み出し信号を変化させて読
み出すデータバッファを変更すると共に、パラレル・シ
リアル変換器５５にそのデータをラッチさせる信号ＰＳ
ＬＤを出力する必要がある。
１個のデータバッファのデータは、通信用クロック信号
ＣＫの８カウントでシリアルデータに変換される。従っ
て、８カウントのＣＫ毎に読み出し信号を変化させて読
み出すデータバッファを変更すると共に、パラレル・シ
リアル変換器５５にそのデータをラッチさせる信号ＰＳ
ＬＤを出力する必要がある。
【００４３】図１０は、ＢＵＦ０ＲＥ、ＢＵＦ１ＲＥ、
…、ＢＵＦ７ＲＥ、ＰＳＬＤ及び上記の各データバッフ
ァを初期化する信号ＬＤＥＮＤを生成する回路を示す図
である。図１０において、ビットカウンタ７６は、上記
の各データバッファの８ビット分のクロックＣＫをカウ
ントするカウンタであり、それが８ビットカウントした
ことをコンパレータ７７が検出するとＰＳＬＤを出力す
る。ビットカウンタ７６は８ビットをカウントするとキ
ャリィＣを発生するので、これをバイトカウンタ７８で
カウントする。バイトカウンタ７８は何番目のデータッ
ファを読み出すかを示しており、その値をデコーダ７９
でデコードして組み合わせ回路８０でＰＳＬＤと論理積
をとるとＢＵＦ０ＲＥ、ＢＵＦ１ＲＥ、…、ＢＵＦ７Ｒ
Ｅが得られる。バイトカウンタ７８は「８」をカウント
するとＬＤＥＮＤを発生するようになっており、ＬＤＥ
ＮＤによってデータバッファの各ビットを「０」に初期
化する。
…、ＢＵＦ７ＲＥ、ＰＳＬＤ及び上記の各データバッフ
ァを初期化する信号ＬＤＥＮＤを生成する回路を示す図
である。図１０において、ビットカウンタ７６は、上記
の各データバッファの８ビット分のクロックＣＫをカウ
ントするカウンタであり、それが８ビットカウントした
ことをコンパレータ７７が検出するとＰＳＬＤを出力す
る。ビットカウンタ７６は８ビットをカウントするとキ
ャリィＣを発生するので、これをバイトカウンタ７８で
カウントする。バイトカウンタ７８は何番目のデータッ
ファを読み出すかを示しており、その値をデコーダ７９
でデコードして組み合わせ回路８０でＰＳＬＤと論理積
をとるとＢＵＦ０ＲＥ、ＢＵＦ１ＲＥ、…、ＢＵＦ７Ｒ
Ｅが得られる。バイトカウンタ７８は「８」をカウント
するとＬＤＥＮＤを発生するようになっており、ＬＤＥ
ＮＤによってデータバッファの各ビットを「０」に初期
化する。
【００４４】次に上記のような１バイトのデータバッフ
ァが８個あり、すなわち送信のデータユニットが８バイ
トで、送信するデータが５バイトしかない場合を例とし
た第３実施例のタイムチャートを図１１と図１２に示
す。図１１が書き込みの動作におけるタイムチャート
を、図１２が送信動作におけるタイムチャートを示す。
書き込み動作においては、各データバッファＢＵＦ０〜
ＢＵＦ７は初期化されており、図１１に示すように、Ｃ
ＰＵから書き込み信号ＤＷＥと書き込むデータが５回入
力され、データバッファＢＵＦ０〜ＢＵＦ４にデータが
格納される。書き込みの行われないデータバッファＢＵ
Ｆ５〜ＢＵＦ７の各ビットは「０」である。データ書き
込み終了信号ＤＬが入力されると、送信動作が開始され
る。
ァが８個あり、すなわち送信のデータユニットが８バイ
トで、送信するデータが５バイトしかない場合を例とし
た第３実施例のタイムチャートを図１１と図１２に示
す。図１１が書き込みの動作におけるタイムチャート
を、図１２が送信動作におけるタイムチャートを示す。
書き込み動作においては、各データバッファＢＵＦ０〜
ＢＵＦ７は初期化されており、図１１に示すように、Ｃ
ＰＵから書き込み信号ＤＷＥと書き込むデータが５回入
力され、データバッファＢＵＦ０〜ＢＵＦ４にデータが
格納される。書き込みの行われないデータバッファＢＵ
Ｆ５〜ＢＵＦ７の各ビットは「０」である。データ書き
込み終了信号ＤＬが入力されると、送信動作が開始され
る。
【００４５】送信動作においては、図１２に示すよう
に、１個のデータバッファの８ビットのデータをＰＳＬ
Ｄに従ってパラレル・シリアル変換器５５にラッチし、
クロック信号ＣＫに従って、シリアルデータに変換す
る。１個のデータバッファの８ビットのデータの変換が
終了すると次のデータバッファのデータをシリアルデー
タに変換する。これを８個のデータバッファ分繰り返
す。よってデータの書き込まれていないＢＵＦ５〜７に
は自動的にフィルパターンが格納される。
に、１個のデータバッファの８ビットのデータをＰＳＬ
Ｄに従ってパラレル・シリアル変換器５５にラッチし、
クロック信号ＣＫに従って、シリアルデータに変換す
る。１個のデータバッファの８ビットのデータの変換が
終了すると次のデータバッファのデータをシリアルデー
タに変換する。これを８個のデータバッファ分繰り返
す。よってデータの書き込まれていないＢＵＦ５〜７に
は自動的にフィルパターンが格納される。
【００４６】以上、第３実施例の送信部について説明し
たが、ここでは説明を簡単にするために、データバッフ
ァの書き込みが終了した後送信を開始するものとして説
明したが、通常は図１９に示すようなＦＩＦＯ（First
In First Out）回路を使用することにより、データバッ
ファへの書き込みを開始すると同時にデータの送信を開
始する。ＦＩＦＯ回路は、図８乃至図１０の回路にＦＩ
ＦＯ動作を行わせるような制御回路を付加することによ
り実現できる。ＦＩＦＯ回路は従来から広く使用されて
おり、それ自体は直接本発明に関係しないので、ここで
は説明を省略する。
たが、ここでは説明を簡単にするために、データバッフ
ァの書き込みが終了した後送信を開始するものとして説
明したが、通常は図１９に示すようなＦＩＦＯ（First
In First Out）回路を使用することにより、データバッ
ファへの書き込みを開始すると同時にデータの送信を開
始する。ＦＩＦＯ回路は、図８乃至図１０の回路にＦＩ
ＦＯ動作を行わせるような制御回路を付加することによ
り実現できる。ＦＩＦＯ回路は従来から広く使用されて
おり、それ自体は直接本発明に関係しないので、ここで
は説明を省略する。
【００４７】以上のように、送信部内部でフィルパター
ンを発生することにより、ＣＰＵ１１はフィルパターン
の発生及び転送を行う必要がなくなり、ＣＰＵの負担が
軽減される。それと共に、データ転送によるデータバス
の専有率が低減されるためにシステム全体のパフォーマ
ンスも向上する。従って、処理能力の低い安価なＣＰＵ
の使用や動作クロックの遅い低消費電力のＣＰＵの使用
が可能になる。
ンを発生することにより、ＣＰＵ１１はフィルパターン
の発生及び転送を行う必要がなくなり、ＣＰＵの負担が
軽減される。それと共に、データ転送によるデータバス
の専有率が低減されるためにシステム全体のパフォーマ
ンスも向上する。従って、処理能力の低い安価なＣＰＵ
の使用や動作クロックの遅い低消費電力のＣＰＵの使用
が可能になる。
【００４８】
【発明の効果】以上説明したように、本発明によれば、
試験の容易なステートマシンが実現されると共に、通信
端末装置におけるマイクロコンピュータの負担が低減さ
れる。
試験の容易なステートマシンが実現されると共に、通信
端末装置におけるマイクロコンピュータの負担が低減さ
れる。
【図１】本発明の実施例の全体構成図である。
【図２】本発明の第１実施例のステートマシンの回路構
成を示すブロック図である。
成を示すブロック図である。
【図３】第１実施例における状態遷移入力レジスタ出力
の概要を示す図である。
の概要を示す図である。
【図４】第１実施例の状態遷移タイムチャートである。
【図５】本発明の第２実施例の状態遷移図である。
【図６】第２実施例の状態遷移タイムチャートである。
【図７】本発明の第３実施例の送信部の基本構成を示す
図である。
図である。
【図８】第３実施例のデータバッファとパラレル・シリ
アル変換器の構成を示す図である。
アル変換器の構成を示す図である。
【図９】図８の信号を発生する回路（その１）を示す図
である。
である。
【図１０】図８の信号を発生する回路（その２）を示す
図である。
図である。
【図１１】第３実施例のデータバッファへのデータの書
き込み動作を示すタイムチャートである。
き込み動作を示すタイムチャートである。
【図１２】第３実施例の送信動作を示すタイムチャート
である。
である。
【図１３】従来の通信端末装置の構成例を示す図であ
る。
る。
【図１４】従来のステートマシンの構成を示す図であ
る。
る。
【図１５】従来のステートマシンの状態遷移図の例を示
す図である。
す図である。
【図１６】従来のステートマシンの状態遷移タイムチャ
ートを示す図である。
ートを示す図である。
【図１７】従来の通信制御ステートマシンの状態遷移図
である。
である。
【図１８】通信におけるユニットデータの構成例を示す
図である。
図である。
【図１９】従来の送信部の構成を示す図である。
【図２０】従来方式によるデータ書き込み処理を示すフ
ローチャートである。
ローチャートである。
１…マイクロコンピュータ １１…ＣＰＵ １７…ステートマシン １８…受信部 １９…送信部 ２０…ＰＬＬ回路 ３１…ステートコントロール回路 ３２…状態ラッチ ３３…ステートデコーダ ３４…切り換え回路 ３５…レジスタ
Claims (11)
- 【請求項１】 遷移状態を示すデータを保持するラッチ
手段（３３）と、 該ラッチ手段（３３）の出力する遷移状態と検出信号に
従って、次に遷移する状態を示すデータを生成するステ
ートコントロール手段（３１）とを備え、前記ラッチ手
段（３３）は前記ステートコントロール手段（３１）の
出力するデータをクロック信号に従ってラッチすること
で順次状態が遷移する状態遷移制御回路において、 外部から直接遷移状態を示すデータを入力する状態デー
タ入力手段と、 前記ラッチ手段（３３）に入力する次の遷移状態を示す
データを、前記ステートコントロール手段（３１）の出
力するデータと、前記状態データ入力手段の出力するデ
ータの間で切り換える切り換え手段（３２）と、 該切り換え手段（３２）の切り換えを制御する制御デー
タを外部から入力する制御データ入力手段とを備え、遷
移状態を直接外部から設定可能にしたことを特徴とする
状態遷移制御回路。 - 【請求項２】 前記状態データ入力手段と前記制御デー
タ入力手段は、外部から直接書き込み可能なレジスタ
（３５）であることを特徴とする請求項１に記載の状態
遷移制御回路。 - 【請求項３】 前記状態データ入力手段と前記制御デー
タ入力手段は、外部端子であることを特徴とする請求項
１に記載の状態遷移制御回路。 - 【請求項４】 状態の遷移を停止させてその時点の状態
を保持する状態遷移停止手段を更に備え、 前記制御データ入力手段は、通常の動作を行わせるか、
前記状態遷移停止手段を動作させて状態の遷移を停止さ
せるかの設定を行う遷移停止設定データ入力手段を更に
備えることを特徴とする請求項１に記載の状態遷移制御
回路。 - 【請求項５】 前記状態遷移停止手段は、前記ラッチ手
段への前記クロック信号の入力を実質的に停止させる回
路（３６）であることを特徴とする請求項１に記載の状
態遷移制御回路。 - 【請求項６】 遷移状態を示すデータを保持するラッチ
手段（３３）と、 該ラッチ手段（３３）の出力する遷移状態と検出信号に
従って、次に遷移する状態を示すデータを生成するステ
ートコントロール手段（３１）とを備え、前記ラッチ手
段（３３）は前記ステートコントロール手段（３１）の
出力するデータをクロック信号に従ってラッチすること
で順次状態が遷移する状態遷移制御回路において、 状態の遷移を停止させてその時点の状態を保持する状態
遷移停止手段と、 通常の動作をおこなわせるか、前記状態遷移停止手段を
動作させて状態の遷移を停止させるかの設定を行う遷移
停止設定データ入力手段を備え、遷移状態を保持するこ
と可能にした状態遷移制御回路。 - 【請求項７】 前記状態遷移停止手段は、前記ラッチ手
段への前記クロック信号の入力を実質的に停止させる回
路であることを特徴とする請求項１に記載の状態遷移制
御回路。 - 【請求項８】 周波数が随時切り換えられるクロック信
号を生成するＰＬＬ回路（２０）と、 該ＰＬＬ回路（２０）の出力するクロック信号に従って
通信信号を受信する受信部（１８）と、 該ＰＬＬ回路（２０）の出力するクロック信号に従って
通信信号を送信する送信部（１９）と、 前記受信部（１８）と前記送信部（１９）の間の制御処
理を行うステートマシン（１７）と、 該ステートマシン（１７）が行う以外の装置全体の制御
処理を行うマイクロコンピュータ（１）とを備える通信
端末装置において、 前記ＰＬＬ回路（２０）は、変更する周波数にロックし
たことを示すロック検出信号（ＬＤＥＴ）を前記ステー
トマシン（１７）に出力し、該ステートマシン（１７）
は前記ロック検出信号（ＬＤＥＴ）に応じて自動的に次
の制御を開始することを特徴とする通信端末装置。 - 【請求項９】 前記ステートマシン（１７）は、前記マ
イクロコンピュータ（１）によって前記ＰＬＬ回路（２
０）が変更する周波数にロックするように設定されるの
に応じて、前記ＰＬＬ回路（２０）がロックするまで待
機するロック前待機状態を備え、該ロック前待機状態に
おいて前記ロック検出信号（ＬＤＥＴ）を受けると次の
制御状態に遷移することを特徴とする請求項８に記載の
通信端末装置。 - 【請求項１０】 前記ステートマシン（１７）の前記ロ
ック前待機状態への遷移は、前記マイクロコンピュータ
（１）の周波数チャンネル起動要求又は周波数チャンネ
ル切り換え要求に応じて行われることを特徴とする請求
項９に記載の通信端末装置。 - 【請求項１１】 固定データ長のユニットデータを用い
て通信を行い、該ユニットデータの空き部分には所定の
フィルパターンが挿入される通信方式の送信装置であっ
て、 送信データを一時的に保持するデータレジスタ（５３）
と、 該データレジスタ（５３）に保持された送信データをシ
リアルデータに変換するパラレル・シリアル変換器（５
５）とを備える送信装置において、 前記データレジスタ（５３）へのデータ入力の前には必
ず前記データレジスタ（５３）を初期化し、データを出
力する際には、データレジスタを全てアクセスすること
を特徴とする送信装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22465594A JPH0887462A (ja) | 1994-09-20 | 1994-09-20 | ステートマシン及び通信制御方式 |
| US08/975,071 US5778251A (en) | 1994-09-20 | 1997-11-20 | State machine in which subsequent state can be directly inputted externally and transition can be stopped retaining the current state |
| US09/071,824 US5983287A (en) | 1994-09-20 | 1998-05-04 | Communication terminal having a state machine for automatically starting subsequent control in response to a lock detection signal provided by a PLL (phase lock loop) |
| US09/399,818 US6202102B1 (en) | 1994-09-20 | 1999-09-21 | State machine and communication terminal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22465594A JPH0887462A (ja) | 1994-09-20 | 1994-09-20 | ステートマシン及び通信制御方式 |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005103612A Division JP3923065B2 (ja) | 2005-03-31 | 2005-03-31 | 通信端末装置 |
| JP2005102113A Division JP2005218137A (ja) | 2005-03-31 | 2005-03-31 | 送信装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0887462A true JPH0887462A (ja) | 1996-04-02 |
Family
ID=16817133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22465594A Pending JPH0887462A (ja) | 1994-09-20 | 1994-09-20 | ステートマシン及び通信制御方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (3) | US5778251A (ja) |
| JP (1) | JPH0887462A (ja) |
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| US10146555B2 (en) | 2016-07-21 | 2018-12-04 | Micron Technology, Inc. | Adaptive routing to avoid non-repairable memory and logic defects on automata processor |
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| US10417236B2 (en) | 2008-12-01 | 2019-09-17 | Micron Technology, Inc. | Devices, systems, and methods to synchronize simultaneous DMA parallel processing of a single data stream by multiple devices |
| US10430210B2 (en) | 2014-12-30 | 2019-10-01 | Micron Technology, Inc. | Systems and devices for accessing a state machine |
| US10592450B2 (en) | 2016-10-20 | 2020-03-17 | Micron Technology, Inc. | Custom compute cores in integrated circuit devices |
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| US10769099B2 (en) | 2014-12-30 | 2020-09-08 | Micron Technology, Inc. | Devices for time division multiplexing of state machine engine signals |
| US10846103B2 (en) | 2015-10-06 | 2020-11-24 | Micron Technology, Inc. | Methods and systems for representing processing resources |
| US10929764B2 (en) | 2016-10-20 | 2021-02-23 | Micron Technology, Inc. | Boolean satisfiability |
| US10977309B2 (en) | 2015-10-06 | 2021-04-13 | Micron Technology, Inc. | Methods and systems for creating networks |
| US11023758B2 (en) | 2009-01-07 | 2021-06-01 | Micron Technology, Inc. | Buses for pattern-recognition processors |
| US11366675B2 (en) | 2014-12-30 | 2022-06-21 | Micron Technology, Inc. | Systems and devices for accessing a state machine |
| US11488645B2 (en) | 2012-04-12 | 2022-11-01 | Micron Technology, Inc. | Methods for reading data from a storage buffer including delaying activation of a column select |
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| WO1999012306A1 (en) * | 1997-09-04 | 1999-03-11 | Silicon Image, Inc. | System and method for high-speed, synchronized data communication |
| US6012704A (en) * | 1998-03-05 | 2000-01-11 | Miller, Sr.; Bruce | Table and chair transporter |
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| US7113507B2 (en) * | 2000-11-22 | 2006-09-26 | Silicon Image | Method and system for communicating control information via out-of-band symbols |
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