JP2868613B2 - 順序論理回路 - Google Patents
順序論理回路Info
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- JP2868613B2 JP2868613B2 JP2327078A JP32707890A JP2868613B2 JP 2868613 B2 JP2868613 B2 JP 2868613B2 JP 2327078 A JP2327078 A JP 2327078A JP 32707890 A JP32707890 A JP 32707890A JP 2868613 B2 JP2868613 B2 JP 2868613B2
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/39—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using thyristors or the avalanche or negative resistance type, e.g. PNPN, SCR, SCS, UJT
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
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- Computer Hardware Design (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 ［概要］ 順序論理回路、特にクロック信号が変化したときの入
力データ信号の状態を出力するエッジトリガ型フリップ
フロップに関し、 少ない能動素子により構成でき、しかも高速動作させ
ることができる順序論理回路を提供することを目的と
し、 複数の入力信号が入力される複数の入力端と、出力信
号が出力される出力端とを有し、前記複数の入力信号中
のハイレベルであるハイレベル入力信号数が所定範囲内
である場合は前記出力信号を保持し、前記ハイレベル入
力信号数が前記所定範囲より多い時は前記出力信号とし
てハイレベル又はローレベルを出力し、前記ハイレベル
入力信号数が前記所定範囲より少ない時は前記出力信号
としてローレベル又はハイレベルを出力する状態保持回
路を少なくとも３個設け、第１の状態保持回路のひとつ
の入力端にはクロック信号が入力され、他の入力端には
データ信号が入力され、第２の状態保持回路のひつとの
入力端には前記クロック信号を反転した反転クロック信
号が入力され、他の入力端には前記データ信号が入力さ
れ、第３の状態保持回路のひとつの入力端には前記第１
の状態保持回路の出力信号が入力され、他の入力端には
前記第２の状態保持回路の出力信号が入力され、前記ク
ロック信号が変化したときの前記データ信号の状態を出
力するように構成する。
力データ信号の状態を出力するエッジトリガ型フリップ
フロップに関し、 少ない能動素子により構成でき、しかも高速動作させ
ることができる順序論理回路を提供することを目的と
し、 複数の入力信号が入力される複数の入力端と、出力信
号が出力される出力端とを有し、前記複数の入力信号中
のハイレベルであるハイレベル入力信号数が所定範囲内
である場合は前記出力信号を保持し、前記ハイレベル入
力信号数が前記所定範囲より多い時は前記出力信号とし
てハイレベル又はローレベルを出力し、前記ハイレベル
入力信号数が前記所定範囲より少ない時は前記出力信号
としてローレベル又はハイレベルを出力する状態保持回
路を少なくとも３個設け、第１の状態保持回路のひとつ
の入力端にはクロック信号が入力され、他の入力端には
データ信号が入力され、第２の状態保持回路のひつとの
入力端には前記クロック信号を反転した反転クロック信
号が入力され、他の入力端には前記データ信号が入力さ
れ、第３の状態保持回路のひとつの入力端には前記第１
の状態保持回路の出力信号が入力され、他の入力端には
前記第２の状態保持回路の出力信号が入力され、前記ク
ロック信号が変化したときの前記データ信号の状態を出
力するように構成する。
［産業上の利用分野］ 本発明は順序論理回路、特にクロック信号が変化した
ときの入力データ信号の状態を出力するエッジトリガ型
フリップフロップに関する。
ときの入力データ信号の状態を出力するエッジトリガ型
フリップフロップに関する。
［従来の技術］ フリップフロップは、クロック信号が変化したときに
データを取り込み、その以外の時はデータを保持する回
路であり、順序論理回路に不可欠な状態保持機能を有す
るものである。フリップフロップは順序論理回路の基本
となる回路であり、分周器、カウンタ、シフトレジスタ
を初めとしてほとんど全ての順序論理回路の構成要素と
なっている。このフリップフロップにはラッチ回路を２
つ組み合わせて構成したマスタスレーブ型フリップフロ
ップと、クロック信号の変化するときのみデータ信号の
影響を受けるように構成したエッジトリガ型フリップフ
ロップがある。一般的にエッジトリガ型フリップフロッ
プのほうがデータ信号やクロック信号に対する条件が緩
く使いやすい。
データを取り込み、その以外の時はデータを保持する回
路であり、順序論理回路に不可欠な状態保持機能を有す
るものである。フリップフロップは順序論理回路の基本
となる回路であり、分周器、カウンタ、シフトレジスタ
を初めとしてほとんど全ての順序論理回路の構成要素と
なっている。このフリップフロップにはラッチ回路を２
つ組み合わせて構成したマスタスレーブ型フリップフロ
ップと、クロック信号の変化するときのみデータ信号の
影響を受けるように構成したエッジトリガ型フリップフ
ロップがある。一般的にエッジトリガ型フリップフロッ
プのほうがデータ信号やクロック信号に対する条件が緩
く使いやすい。
［発明が解決しようとする課題］ しかしながら、このようなエッジトリガ型フリップフ
ロップをラッチ回路やゲートの組合わせにより構成した
場合、多数のトランジスタが必要であり、高集積化、高
速化の面で不利であるという問題があった。
ロップをラッチ回路やゲートの組合わせにより構成した
場合、多数のトランジスタが必要であり、高集積化、高
速化の面で不利であるという問題があった。
本発明の目的は、少ない能動素子により構成でき、し
かも高速動作させることができる順序論理回路を提供す
ることにある。
かも高速動作させることができる順序論理回路を提供す
ることにある。
［課題を解決するための手段］ 上記目的は、複数の入力信号が入力される複数の入力
端と、出力信号が出力される出力端とを有し、前記複数
の入力信号中のハイレベルであるハイレベル入力信号数
が所定範囲内である場合は前記出力信号を保持し、前記
ハイレベル入力信号数が前記所定範囲より多い時は前記
出力信号としてハイレベル又はローレベルを出力し、前
記ハイレベル入力信号数が前記所定範囲より少ない時は
前記出力信号としてローレベル又はハイレベルを出力す
る状態保持回路を少なくとも３個設け、第１の状態保持
回路のひとつの入力端にはクロック信号が入力され、他
の入力端にはデータ信号が入力され、第２の状態保持回
路のひとつの入力端には前記クロック信号を反転した反
転クロック信号が入力され、他の入力端には前記データ
信号が入力され、第３の状態保持回路のひとつの入力端
には前記第１の状態保持回路の出力信号が入力され、他
の入力端には前記第２の状態保持回路の出力信号が入力
され、前記クロック信号が変化したときの前記データ信
号の状態を出力することを特徴とする順序論理回路によ
って達成される。
端と、出力信号が出力される出力端とを有し、前記複数
の入力信号中のハイレベルであるハイレベル入力信号数
が所定範囲内である場合は前記出力信号を保持し、前記
ハイレベル入力信号数が前記所定範囲より多い時は前記
出力信号としてハイレベル又はローレベルを出力し、前
記ハイレベル入力信号数が前記所定範囲より少ない時は
前記出力信号としてローレベル又はハイレベルを出力す
る状態保持回路を少なくとも３個設け、第１の状態保持
回路のひとつの入力端にはクロック信号が入力され、他
の入力端にはデータ信号が入力され、第２の状態保持回
路のひとつの入力端には前記クロック信号を反転した反
転クロック信号が入力され、他の入力端には前記データ
信号が入力され、第３の状態保持回路のひとつの入力端
には前記第１の状態保持回路の出力信号が入力され、他
の入力端には前記第２の状態保持回路の出力信号が入力
され、前記クロック信号が変化したときの前記データ信
号の状態を出力することを特徴とする順序論理回路によ
って達成される。
［作用］ 本発明によれば、順序論理回路を少ない能動素子によ
り構成でき、しかも高速動作させることができる。
り構成でき、しかも高速動作させることができる。
［実施例］ 本発明の一実施例による順序論理回路を第１図乃至第
４図を用いて説明する。
４図を用いて説明する。
最初に、本実施例の順序論理回路を構成する反転出力
型２入力状態保持回路を第２図を用いて説明する。
型２入力状態保持回路を第２図を用いて説明する。
本実施例における状態保持回路10には、第２図（ａ）
に示すように、２つの入力端Ａ、Ｂと反転出力端Ｑが設
けられている。状態保持回路10の真理値表を第２図
（ｂ）に示す。入力端Ａへの入力信号Ａがローレベルで
入力端Ｂへの入力信号Ｂがハイレベルの場合及び入力信
号Ａがハイレベルで入力信号Ｂがローレベルの場合は保
持された状態信号Ｑが出力され、入力信号Ａ及び入力信
号Ｂが共にローレベルの場合は出力信号Ｑはハイレベル
となり、入力信号Ａ及び入力信号Ｂが共にハイレベルの
場合は出力信号Ｑはローレベルとなる。
に示すように、２つの入力端Ａ、Ｂと反転出力端Ｑが設
けられている。状態保持回路10の真理値表を第２図
（ｂ）に示す。入力端Ａへの入力信号Ａがローレベルで
入力端Ｂへの入力信号Ｂがハイレベルの場合及び入力信
号Ａがハイレベルで入力信号Ｂがローレベルの場合は保
持された状態信号Ｑが出力され、入力信号Ａ及び入力信
号Ｂが共にローレベルの場合は出力信号Ｑはハイレベル
となり、入力信号Ａ及び入力信号Ｂが共にハイレベルの
場合は出力信号Ｑはローレベルとなる。
状態保持回路10の具体的回路例を第２図（ｃ）に示
す。２つの共鳴トンネリング・ホットエレクトロントラ
ンジスタ（RHET）Tr1、Tr2を用いている。RHETの負性コ
ンダクタンスを利用することにより、２つのトランジス
タTr1、Tr2により状態保持回路10を構成することが可能
である。
す。２つの共鳴トンネリング・ホットエレクトロントラ
ンジスタ（RHET）Tr1、Tr2を用いている。RHETの負性コ
ンダクタンスを利用することにより、２つのトランジス
タTr1、Tr2により状態保持回路10を構成することが可能
である。
状態保持回路10の詳細を説明する前に、RHET自身の特
性を第２図（ｄ）を用いて説明する。第２図（ｄ）のグ
ラフは、エミッタ・ベース間の電圧ＶBEに対するエミッ
タ電流ＩE、ベース電流ＩB、コレクタ電流ＩCを示して
いる。このグラフからわかるように、エミッタ・ベース
間電圧ＶBEがある値のとき、エミッタからベースに注入
される電子の数が多くなる。ベースに注入された電子は
ホットエレクトロンとなり、ベース中を高速で駆け抜け
た後、散乱でエネルギを失った一部の電子を除いてコレ
クタに達する。
性を第２図（ｄ）を用いて説明する。第２図（ｄ）のグ
ラフは、エミッタ・ベース間の電圧ＶBEに対するエミッ
タ電流ＩE、ベース電流ＩB、コレクタ電流ＩCを示して
いる。このグラフからわかるように、エミッタ・ベース
間電圧ＶBEがある値のとき、エミッタからベースに注入
される電子の数が多くなる。ベースに注入された電子は
ホットエレクトロンとなり、ベース中を高速で駆け抜け
た後、散乱でエネルギを失った一部の電子を除いてコレ
クタに達する。
状態保持回路10の詳細を第２図（ｃ）の回路図と第２
図（ｅ）のグラフを用いて説明する。
図（ｅ）のグラフを用いて説明する。
状態保持回路10において、トランジスタTr1のベース
とコレクタは共通接続され、入力端Ａ及び入力端Ｂが抵
抗R1及び抵抗R2を介してベース及びコレクタの共通接続
点に接続されている。トランジスタTr2のベースは抵抗R
3を介して共通接続点に接続され、ベースとエミッタ間
には抵抗R4が挿入されている。トランジスタTr2のコレ
クタは出力端Ｑに接続されると共に抵抗R5を介して高電
位側電源に接続されている。トランジスタTr1のエミッ
タとトランジスタTr2のエミッタは共通接続されて高電
位側電源に接続されている。
とコレクタは共通接続され、入力端Ａ及び入力端Ｂが抵
抗R1及び抵抗R2を介してベース及びコレクタの共通接続
点に接続されている。トランジスタTr2のベースは抵抗R
3を介して共通接続点に接続され、ベースとエミッタ間
には抵抗R4が挿入されている。トランジスタTr2のコレ
クタは出力端Ｑに接続されると共に抵抗R5を介して高電
位側電源に接続されている。トランジスタTr1のエミッ
タとトランジスタTr2のエミッタは共通接続されて高電
位側電源に接続されている。
トランジスタTr1は、ベースとコレクタが共通接続さ
れているので、第２図（ｄ）に示す特性を有するダイオ
ードとして機能する。説明を簡単にするため前段の出力
抵抗が変わらないとすると、２つの入力端Ａ、Ｂに入力
する入力信号Ａ、Ｂの中間の電圧を有する電圧源を抵抗
R1、R2の半分の抵抗値の抵抗を介してダイオードに接続
したのと等価である。
れているので、第２図（ｄ）に示す特性を有するダイオ
ードとして機能する。説明を簡単にするため前段の出力
抵抗が変わらないとすると、２つの入力端Ａ、Ｂに入力
する入力信号Ａ、Ｂの中間の電圧を有する電圧源を抵抗
R1、R2の半分の抵抗値の抵抗を介してダイオードに接続
したのと等価である。
第２図（ｅ）に示すように、入力信号Ａ、Ｂが共にロ
ーレベルのときはピークより前にひとつだけ安定点を有
し、入力信号Ａ、Ｂの一方がローレベル、他方がハイレ
ベルのときは２つの安定点を有し、入力信号Ａ、Ｂが共
にハイレベルのときはバレイより後にひとつだけ安定点
を有するように、入力信号Ａ、Ｂのレベルと抵抗R1、R2
の値を定める。
ーレベルのときはピークより前にひとつだけ安定点を有
し、入力信号Ａ、Ｂの一方がローレベル、他方がハイレ
ベルのときは２つの安定点を有し、入力信号Ａ、Ｂが共
にハイレベルのときはバレイより後にひとつだけ安定点
を有するように、入力信号Ａ、Ｂのレベルと抵抗R1、R2
の値を定める。
こうすることにより、トランジスタTr1にかかる電圧
は、入力信号Ａ、Ｂが共にローレベルのときはピーク電
圧より低い値、入力信号Ａ、Ｂの一方がローレベル、他
方がハイレベルのときは前の状態が低ければ低い値、高
ければ高い値、入力信号Ａ、Ｂが共にハイレベルのとき
はバレイ電圧より高い値となる。したがって、入力信号
Ａ、Ｂの一方がローレベル、他方がハイレベルのときの
み、ヒステリシス領域に動作点がくるようにすれば状態
を保持することができる。
は、入力信号Ａ、Ｂが共にローレベルのときはピーク電
圧より低い値、入力信号Ａ、Ｂの一方がローレベル、他
方がハイレベルのときは前の状態が低ければ低い値、高
ければ高い値、入力信号Ａ、Ｂが共にハイレベルのとき
はバレイ電圧より高い値となる。したがって、入力信号
Ａ、Ｂの一方がローレベル、他方がハイレベルのときの
み、ヒステリシス領域に動作点がくるようにすれば状態
を保持することができる。
しかし、トランジスタTr1だけでは出力信号の電圧塩
化が少ないのでトランジスタTr2により電圧変化を増幅
する。トランジスタTr2は負性コンダクタンス領域より
小さい電圧領域で動作させているので、通常のエミッタ
接地増幅器として動作し、出力信号は反転される。
化が少ないのでトランジスタTr2により電圧変化を増幅
する。トランジスタTr2は負性コンダクタンス領域より
小さい電圧領域で動作させているので、通常のエミッタ
接地増幅器として動作し、出力信号は反転される。
次に、本実施例の順序論理回路を第１図を用いて説明
する。同図（ａ）は順序論理回路のブロック図、同図
（ｂ）は回路図である。
する。同図（ａ）は順序論理回路のブロック図、同図
（ｂ）は回路図である。
本実施例の順序論理回路は、第１図（ａ）のブロック
図に示すように、３つの反転出力型２入力状態保持回路
11、12、13を用いている。状態保持回路11の入力端Ａに
はクロック信号Ｃが入力され、入力端Ｂにはデータ信号
Ｄが入力されている。状態保持回路12の入力端Ａにはデ
ータ信号Ｄが入力され、入力端Ｂには反転された反転ク
ロック信号Ｃが入力されている。状態保持回路11の出力
端Ｑは状態保持回路13の入力端Ａに接続され、状態保持
回路12の出力端Ｑは状態保持回路13の入力端Ｂに接続さ
れている。
図に示すように、３つの反転出力型２入力状態保持回路
11、12、13を用いている。状態保持回路11の入力端Ａに
はクロック信号Ｃが入力され、入力端Ｂにはデータ信号
Ｄが入力されている。状態保持回路12の入力端Ａにはデ
ータ信号Ｄが入力され、入力端Ｂには反転された反転ク
ロック信号Ｃが入力されている。状態保持回路11の出力
端Ｑは状態保持回路13の入力端Ａに接続され、状態保持
回路12の出力端Ｑは状態保持回路13の入力端Ｂに接続さ
れている。
本実施例の順序論理回路は、第１図（ｂ）に示すよう
に、２つのトランジスタTr1、Tr2により構成された各状
態保持回路11〜13を用いている。すなわち、状態保持回
路11のトランジスタTr1のコレクタと状態保持回路12の
トランジスタTr1のコレクタとが抵抗R1、R2を介して共
通接続され、データ信号Ｄが入力されている。状態保持
回路11のトランジスタTr2のコレクタが、状態保持回路1
3のトランジスタTr1のコレクタに抵抗R1を介して接続さ
れ、状態保持回路12のトランジスタTr2のコレクタが、
状態保持回路13のトランジスタTr1のコレクタに抵抗R2
を介して接続されている。
に、２つのトランジスタTr1、Tr2により構成された各状
態保持回路11〜13を用いている。すなわち、状態保持回
路11のトランジスタTr1のコレクタと状態保持回路12の
トランジスタTr1のコレクタとが抵抗R1、R2を介して共
通接続され、データ信号Ｄが入力されている。状態保持
回路11のトランジスタTr2のコレクタが、状態保持回路1
3のトランジスタTr1のコレクタに抵抗R1を介して接続さ
れ、状態保持回路12のトランジスタTr2のコレクタが、
状態保持回路13のトランジスタTr1のコレクタに抵抗R2
を介して接続されている。
次に、本実施例の順序論理回路の動作を第３図及び第
４図を用いて説明する。
４図を用いて説明する。
最初は、各状態保持回路11〜13にハイレベル又はロー
レベルの状態が保持されているとする。そこで、クロッ
ク信号Ｃがローレベル（反転クロック信号Ｃがハイレベ
ル）で、データ信号Ｄがハイレベルであると、状態保持
回路11は前の状態を保持し、状態保持回路12は２つの入
力信号が共にハイレベルであるので、その出力信号Q2が
ローレベルとなる。状態保持回路13の出力信号Q3はハイ
レベル又はローレベルとなる（第３図（ａ））。
レベルの状態が保持されているとする。そこで、クロッ
ク信号Ｃがローレベル（反転クロック信号Ｃがハイレベ
ル）で、データ信号Ｄがハイレベルであると、状態保持
回路11は前の状態を保持し、状態保持回路12は２つの入
力信号が共にハイレベルであるので、その出力信号Q2が
ローレベルとなる。状態保持回路13の出力信号Q3はハイ
レベル又はローレベルとなる（第３図（ａ））。
次に、データ信号Ｄがハイレベルの状態でクロック信
号Ｃがハイレベルに変化すると、状態保持回路11の２つ
の入力信号が共にハイレベルとなるので、その出力信号
Q1がローレベルとなる。状態保持回路12は前の状態を保
持してローレベルの出力信号Q2を出力する。すると、状
態保持回路13の２つの入力信号が共にローレベルとなる
ので、その出力信号Q3がローレベルとなり、クロック信
号Ｃの立上がり時のデータ信号Ｄを出力する（第３図
（ｂ））。
号Ｃがハイレベルに変化すると、状態保持回路11の２つ
の入力信号が共にハイレベルとなるので、その出力信号
Q1がローレベルとなる。状態保持回路12は前の状態を保
持してローレベルの出力信号Q2を出力する。すると、状
態保持回路13の２つの入力信号が共にローレベルとなる
ので、その出力信号Q3がローレベルとなり、クロック信
号Ｃの立上がり時のデータ信号Ｄを出力する（第３図
（ｂ））。
その後に、データ信号Ｄがローレベルに変化してもク
ロック信号Ｃが変化せずハイレベルのままであれば出力
信号Q3は変化しない。すなわち、データ信号Ｄがローレ
ベルに変化して、状態保持回路12の２つの入力信号が共
にローレベルとなり出力信号Q2がハイレベルとなって
も、状態保持回路13の入力信号はローレベルとハイレベ
ルであるので前の状態を保持してハイレベルの出力信号
Q3を出力する（第３図（ｃ））。
ロック信号Ｃが変化せずハイレベルのままであれば出力
信号Q3は変化しない。すなわち、データ信号Ｄがローレ
ベルに変化して、状態保持回路12の２つの入力信号が共
にローレベルとなり出力信号Q2がハイレベルとなって
も、状態保持回路13の入力信号はローレベルとハイレベ
ルであるので前の状態を保持してハイレベルの出力信号
Q3を出力する（第３図（ｃ））。
その後に、データ信号Ｄがハイレベルに変化してもク
ロック信号Ｃが変化せずハイレベルのままであれば出力
信号Q3は変化しない。すなわち、データ信号Ｄがハイレ
ベルに変化して、状態保持回路11の２つの入力信号が共
にハイレベルとなり出力信号Q2がローレベルとなって
も、状態保持回路13の入力信号はローレベルとハイレベ
ルであるので前の状態を保持してハイレベルの出力信号
Q3を出力する（第３図（ｃ））。
ロック信号Ｃが変化せずハイレベルのままであれば出力
信号Q3は変化しない。すなわち、データ信号Ｄがハイレ
ベルに変化して、状態保持回路11の２つの入力信号が共
にハイレベルとなり出力信号Q2がローレベルとなって
も、状態保持回路13の入力信号はローレベルとハイレベ
ルであるので前の状態を保持してハイレベルの出力信号
Q3を出力する（第３図（ｃ））。
その後に、データ信号Ｄがローレベルの状態でクロッ
ク信号Ｃがローレベルに変化すると、状態保持回路11の
２つの入力信号が共にローレベルとなるので、その出力
信号Q1がハイレベルとなる。状態保持回路12は前の状態
を保持してハイレベルの出力信号Q2を出力する。する
と、状態保持回路13の２つの入力信号が共にハイレベル
となるので、その出力信号Q3がローレベルとなり、クロ
ック信号Ｃの立ち下がり時のデータ信号Ｄを出力する
（第３図（ｅ））。
ク信号Ｃがローレベルに変化すると、状態保持回路11の
２つの入力信号が共にローレベルとなるので、その出力
信号Q1がハイレベルとなる。状態保持回路12は前の状態
を保持してハイレベルの出力信号Q2を出力する。する
と、状態保持回路13の２つの入力信号が共にハイレベル
となるので、その出力信号Q3がローレベルとなり、クロ
ック信号Ｃの立ち下がり時のデータ信号Ｄを出力する
（第３図（ｅ））。
その後に、データ信号Ｄがハイレベルに変化してもク
ロック信号Ｃが変化せずローレベルのままであれば出力
信号Q3は変化しない。すなわち、データ信号Ｄがハイレ
ベルに変化して、状態保持回路12の２つの入力信号が共
にハイレベルとなり出力信号Q2がローレベルとなって
も、状態保持回路13の入力信号はローレベルとハイレベ
ルであるので前の状態を保持してローレベルの出力信号
Q3を出力する（第３図（ｆ））。
ロック信号Ｃが変化せずローレベルのままであれば出力
信号Q3は変化しない。すなわち、データ信号Ｄがハイレ
ベルに変化して、状態保持回路12の２つの入力信号が共
にハイレベルとなり出力信号Q2がローレベルとなって
も、状態保持回路13の入力信号はローレベルとハイレベ
ルであるので前の状態を保持してローレベルの出力信号
Q3を出力する（第３図（ｆ））。
データ信号Ｄがハイレベルでクロック信号Ｃがハイレ
ベルからローレベルで変化した時、及びデータ信号Ｄが
ローレベルでクロック信号Ｃがローレベルからハイレベ
ルへ変化した時も同様に入力データを取り込み出力し、
その後はクロック信号Ｃが変化しなければ出力信号は保
持される。
ベルからローレベルで変化した時、及びデータ信号Ｄが
ローレベルでクロック信号Ｃがローレベルからハイレベ
ルへ変化した時も同様に入力データを取り込み出力し、
その後はクロック信号Ｃが変化しなければ出力信号は保
持される。
このように、第４図のタイムチャートに示すように、
本実施例の順序論理回路はクロック信号が変化したとき
のみのデータ信号の状態を取り込んで保持し、クロック
信号が変化しないときにデータ信号が変化しても出力信
号が変化することなく、エッジトリガ型フリップフロッ
プとして動作する。
本実施例の順序論理回路はクロック信号が変化したとき
のみのデータ信号の状態を取り込んで保持し、クロック
信号が変化しないときにデータ信号が変化しても出力信
号が変化することなく、エッジトリガ型フリップフロッ
プとして動作する。
本発明は上記実施例に限らず種々の変形が可能であ
る。
る。
例えば、上記実施例では順序論理回路を反転出力型２
入力状態保持回路により構成したが、出力信号が反転し
ない非反転出力型２入力状態保持回路により構成しても
よい。第５図は上記実施例の順序論理回路を非反転出力
型２入力状態保持回路を用いて構成した回路例である。
入力状態保持回路により構成したが、出力信号が反転し
ない非反転出力型２入力状態保持回路により構成しても
よい。第５図は上記実施例の順序論理回路を非反転出力
型２入力状態保持回路を用いて構成した回路例である。
また、上記実施例では状態保持回路を構成するのにRH
ETと抵抗を組合わせることによるヒステリシスを用いた
が、他の素子によりヒステリシスを得るようにしてもよ
い。例えば、共鳴トンネリングバイポーラトランジスタ
を用いてもよいし、共鳴トンネリングダイオードやエサ
キダイオード等の２端子の負性コンダクタンス素子とト
ランジスタを組み合わせてもよいし、シュミットトリガ
ゲートのように正帰還をかけることでヒステリシスを得
るようにしてもよい。
ETと抵抗を組合わせることによるヒステリシスを用いた
が、他の素子によりヒステリシスを得るようにしてもよ
い。例えば、共鳴トンネリングバイポーラトランジスタ
を用いてもよいし、共鳴トンネリングダイオードやエサ
キダイオード等の２端子の負性コンダクタンス素子とト
ランジスタを組み合わせてもよいし、シュミットトリガ
ゲートのように正帰還をかけることでヒステリシスを得
るようにしてもよい。
さらに、上記実施例では２入力状態保持回路を用いた
が、より多数の信号を入力する多入力状態保持回路を用
いるようにしてもよい。すなわち、複数の入力信号中の
ハイレベルであるハイレベル入力信号数が所定範囲内で
ある場合は出力信号を保持し、ハイレベル入力信号数が
所定範囲より多い時は出力信号としてハイレベル又はロ
ーレベルを出力し、ハイレベル入力信号数が所定範囲よ
り少ない時は前記出力信号としてローレベル又はハイレ
ベルを出力するような多入力状態保持回路を用いてもよ
い。
が、より多数の信号を入力する多入力状態保持回路を用
いるようにしてもよい。すなわち、複数の入力信号中の
ハイレベルであるハイレベル入力信号数が所定範囲内で
ある場合は出力信号を保持し、ハイレベル入力信号数が
所定範囲より多い時は出力信号としてハイレベル又はロ
ーレベルを出力し、ハイレベル入力信号数が所定範囲よ
り少ない時は前記出力信号としてローレベル又はハイレ
ベルを出力するような多入力状態保持回路を用いてもよ
い。
さらにまた、上記実施例では３つの状態保持回路を用
いてエッジトリガ型のＤ型フリップフロップを構成した
が、さらに多くの状態保持回路を用いたり、ゲートを通
してデータ入力やクロック入力したり、多入力状態保持
回路を用いて余った入力端に種々の信号を加えたりする
ことによりJK型フリップフロップを構成したり、プリセ
ット機能やクリア機能などを付加したり、種々の機能を
実現することもできる。
いてエッジトリガ型のＤ型フリップフロップを構成した
が、さらに多くの状態保持回路を用いたり、ゲートを通
してデータ入力やクロック入力したり、多入力状態保持
回路を用いて余った入力端に種々の信号を加えたりする
ことによりJK型フリップフロップを構成したり、プリセ
ット機能やクリア機能などを付加したり、種々の機能を
実現することもできる。
［発明の効果］ 以上の通り、本発明によれば、順序論理回路を少ない
能動素子により構成でき、しかも高速動作させることが
できる。
能動素子により構成でき、しかも高速動作させることが
できる。
第１図は本発明の一実施例による順序論理回路を示す
図、 第２図は順序論理回路を構成する状態保持回路を示す
図、 第３図及び第４図は本発明の一実施例による順序論理回
路の動作の説明図、 第５図は本発明の実施例による順序論理回路を非反転出
力型２入力状態保持回路を用いて構成した回路例を示す
図である。 図において、 10……状態保持回路 11〜13……状態保持回路 Tr1、Tr2……RHET R1〜R5……抵抗
図、 第２図は順序論理回路を構成する状態保持回路を示す
図、 第３図及び第４図は本発明の一実施例による順序論理回
路の動作の説明図、 第５図は本発明の実施例による順序論理回路を非反転出
力型２入力状態保持回路を用いて構成した回路例を示す
図である。 図において、 10……状態保持回路 11〜13……状態保持回路 Tr1、Tr2……RHET R1〜R5……抵抗
Claims (4)
- 【請求項１】複数の入力信号が入力される複数の入力端
と、出力信号が出力される出力端とを有し、前記複数の
入力信号中のハイレベルであるハイレベル入力信号数が
所定範囲内である場合は前記出力信号を保持し、前記ハ
イレベル入力信号数が前記所定範囲より多い時は前記出
力信号としてハイレベル又はローレベルを出力し、前記
ハイレベル入力信号数が前記所定範囲より少ない時は前
記出力信号としてローレベル又はハイレベルを出力する
状態保持回路を少なくとも３個設け、 第１の状態保持回路のひとつの入力端にはクロック信号
が入力され、他の入力端にはデータ信号が入力され、 第２の状態保持回路のひとつの入力端には前記クロック
信号を反転した反転クロック信号が入力され、他の入力
端には前記データ信号が入力され、 第３の状態保持回路のひとつの入力端には前記第１の状
態保持回路の出力信号が入力され、他の入力端には前記
第２の状態保持回路の出力信号が入力され、 前記クロック信号が変化したときの前記データ信号の状
態を出力することを特徴とする順序論理回路。 - 【請求項２】請求項１記載の順序論理回路において、 前記状態保持回路は、２つの入力端を有し、出力端から
保持している状態の反転信号が出力される反転出力型２
入力状態保持回路であることを特徴とする順序論理回
路。 - 【請求項３】請求項１記載の順序論理回路において、 前記状態保持回路は、２つの入力端を有し、出力端から
保持している状態が出力される非反転出力型２入力状態
保持回路であることを特徴とする順序論理回路。 - 【請求項４】請求項１乃至３記載の順序論理回路におい
て、 前記状態保持回路が負性コンダクタンスを有するトラン
ジスタにより構成されていることを特徴とする順序論理
回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2327078A JP2868613B2 (ja) | 1990-11-28 | 1990-11-28 | 順序論理回路 |
| US07/797,929 US5221866A (en) | 1990-11-28 | 1991-11-26 | Sequential logic circuit having state hold circuits |
| DE69124935T DE69124935T2 (de) | 1990-11-28 | 1991-11-27 | Sequentielle logische Schaltung mit Zustandshalteschaltungen |
| EP91120334A EP0488259B1 (en) | 1990-11-28 | 1991-11-27 | Sequential logic circuit having state hold circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2327078A JP2868613B2 (ja) | 1990-11-28 | 1990-11-28 | 順序論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04196811A JPH04196811A (ja) | 1992-07-16 |
| JP2868613B2 true JP2868613B2 (ja) | 1999-03-10 |
Family
ID=18195044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2327078A Expired - Fee Related JP2868613B2 (ja) | 1990-11-28 | 1990-11-28 | 順序論理回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5221866A (ja) |
| EP (1) | EP0488259B1 (ja) |
| JP (1) | JP2868613B2 (ja) |
| DE (1) | DE69124935T2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3372970B2 (ja) * | 1992-09-02 | 2003-02-04 | シャープ株式会社 | 自己同期型転送制御回路 |
| US5388225A (en) * | 1992-09-16 | 1995-02-07 | Texas Instruments Incorporated | Time-domain boundary bridge method and apparatus for asynchronous sequential machines |
| JPH0887462A (ja) * | 1994-09-20 | 1996-04-02 | Fujitsu Ltd | ステートマシン及び通信制御方式 |
| US5721503A (en) * | 1994-10-26 | 1998-02-24 | Hughes Aircraft Company | Flash analog-to-digital converter with latching exclusive or gates |
| US6037801A (en) * | 1997-10-27 | 2000-03-14 | Intel Corporation | Method and apparatus for clocking a sequential logic circuit |
| DE10308779B8 (de) * | 2003-02-28 | 2012-07-05 | Wieland-Werke Ag | Bleifreie Kupferlegierung und deren Verwendung |
| US10338558B2 (en) | 2014-10-17 | 2019-07-02 | 21, Inc. | Sequential logic circuitry with reduced dynamic power consumption |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4939302B1 (ja) * | 1968-10-15 | 1974-10-24 | ||
| US4348597A (en) * | 1980-05-27 | 1982-09-07 | Weber Harold J | Latchup resistant pseudorandom binary sequence generator |
| DE3673138D1 (de) * | 1985-10-12 | 1990-09-06 | Fujitsu Ltd | Logische schaltung. |
| DE3626781A1 (de) * | 1986-08-07 | 1988-02-11 | Hell Gmbh & Co Kunststoffbesch | Absaughaube zum entfernen von schwebstoffen aus einem behandlungsraum fuer bauteile |
| JP2688366B2 (ja) * | 1989-03-20 | 1997-12-10 | 富士通株式会社 | 論理回路 |
| JPH03117208A (ja) * | 1989-09-29 | 1991-05-20 | Nec Corp | データ保持回路 |
-
1990
- 1990-11-28 JP JP2327078A patent/JP2868613B2/ja not_active Expired - Fee Related
-
1991
- 1991-11-26 US US07/797,929 patent/US5221866A/en not_active Expired - Lifetime
- 1991-11-27 EP EP91120334A patent/EP0488259B1/en not_active Expired - Lifetime
- 1991-11-27 DE DE69124935T patent/DE69124935T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5221866A (en) | 1993-06-22 |
| DE69124935T2 (de) | 1997-10-02 |
| EP0488259A1 (en) | 1992-06-03 |
| DE69124935D1 (de) | 1997-04-10 |
| EP0488259B1 (en) | 1997-03-05 |
| JPH04196811A (ja) | 1992-07-16 |
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