JP2005218137A - 送信装置 - Google Patents

Abstract

【課題】 内部のマイクロコンピュータの負担を低減した送信装置の実現。
【解決手段】 固定データ長のユニットデータを用いて通信を行い、ユニットデータの空き部分には所定のフィルパターンが挿入される通信方式の送信装置であって、送信データを一時的に保持するデータレジスタ53と、データレジスタに保持された送信データをシリアルデータに変換するパラレル・シリアル変換器55と、を備える送信装置において、データレジスタへのデータ入力の前にはデータレジスタを初期化し、データを出力する際には、データレジスタを全てアクセスする。
【選択図】 図７

Description

本発明は、信号に応じて順次状態が変化し、その時の状態に応じて処理内容が変化する状態遷移回路、いわゆるステートマシン、及びそのようなステートマシンを使用して通信制御を行う通信制御方式に関する。

ゲートとラッチを組み合わせて各種の制御を行うための回路を構成することが行われており、マイクロコンピュータで行うほど複雑でない制御を行う場合や、高速の制御処理を必要とする場合等に使用される。例えば、全体の処理はマイクロコンピュータのＣＰＵが行い、一部の制御をこのような回路で行うといった具合に、マイクロコンピュータと組み合わせて使用する場合もある。

制御方式においては、制御の進行に応じて順次状態が遷移し、たとえ同一の信号が入力されてもその時の状態に応じて行う制御内容が変化する。このような制御の進行に応じて順次状態が遷移する方式を状態遷移方式と呼んでおり、上記のゲートとラッチを組み合わせた制御用回路で、状態が遷移するものをステートマシンと呼んでいる。

近年、ディジタル方式の移動体通信が普及しつつあるが、このような移動体通信における端末装置でも、送受信の制御にステートマシンが使用される。ここでは、ディジタル方式自動車電話システムを例として本発明の説明を行うが、本発明はこれに限られるものではない。

図１３は、ディジタル方式自動車電話システムの端末装置の構成例を示す図である。

図１３において、参照番号１は装置全体の制御を行うマイクロコンピュータであり、内部には中央処理装置（ＣＰＵ）を有している。２は装置の使用者との間の各種の処理を行うためのマン・マシン・インターフェースであり、１７はステートマシンであり、１８は受信部であり、１９はマイクロコンピュータ１により書き込まれた複数ビットの送信データを、シリアルデータに変換して送信する送信部であり、２０は通信に必要なクロック信号を発生させるＰＬＬ（Phase Locked Loop ）回路である。自動車電話システムでは、通信に使用する周波数帯が随時変化するため、ＰＬＬ回路で、通信に使用する周波数帯に対応したクロック信号を発生する。

送信と受信に直接関係する処理は高速の処理が要求される。そのため、この処理をマイクロコンピュータで行わせると、マイクロコンピュータは常時受信部１８や送信部１９の状態を監視する必要があり、マイクロコンピュータのパフォーマンスが低下する。そこで、これらの処理は、ステートマシン１７に行わせ、マイクロコンピュータはそれ以外の処理を行うようにするのが一般的である。

図１４は、従来のステートマシンの構成を示す図である。

図１４において、参照番号３１はステートコントロール回路であり、３２は状態ラッチであり、３４はステートデコーダである。このステートマシンは、デコード方式と呼ばれるもので、ビット数の小さな状態ラッチ３３で多数の制御信号ビットを出力できるが、ステートデコーダ３４が必要である。

状態ラッチ３３は、その時点の状態を示すビットデータを記憶しており、その出力はステートデコーダ３４によってデコードされ、ステートマシン及び他の回路部分への制御信号として供給されると共に、ステートコントロール回路３１に供給される。ステートコントロール回路３１では、その時点の状態を示すビットデータと検出信号に応じて次の状態を示すビットデータを生成し、状態ラッチ３３に供給する。状態ラッチ３３はこのビットデータを状態遷移用のクロック信号ＣＬＫに従って、ラッチする。すなわち、ある状態から次の状態への遷移を指示する検出信号が入力されると、ＣＬＫの次の変化エッヂに応じて状態が変化することになる。

図１５は、ステートマシンの状態遷移図の例を示す図である。

図１５に示すように、リセットされた時には状態Ａになる。状態Ａにおいて、遷移条件ＡＢが成立すると状態Ｂに遷移し、遷移条件ＡＣが成立すると状態Ｃに遷移する。更に、状態Ｂにおいては、遷移条件ＢＤが成立すると状態Ｄに遷移する。このように、ある状態において所定の条件が成立すると別の状態に遷移し、そこで更に所定の条件が成立すると更に別の状態に遷移するといった具合に、状態Ａから状態Ｆまでのいずれかの状態に遷移していく。図１６のタイムチャートは、この状態遷移を示す。

近年、携帯電話の需要が大きくなっており、特にディジタル携帯電話サービスにおけるセルラー方式システムで運用が行われている。セルラー方式のセル内では使用できる無線周波数帯が複数の更に狭い周波数帯に分割されており、携帯端末装置はその周波数帯の１つを用いて制御データ又は音声データ、情報データのやり取りを行っている。やり取りをするデータの種類として、とまり木チャンネル、制御チャンネル及び通信チャンネルが挙げられるが、これらのチャンネル毎に使用する周波数は異なる。また、移動中における連続的な通信を維持するため、必要に応じて通話中の基地局から他の基地局への切り換えが行われ、周波数の切り換えが行われる。

ステートマシンの状態遷移について、財団法人電波システム開発センタが発行するディジタル方式自動車電話システム標準規格（ＲＣＲ ＳＴＤ−２７Ｂ、以下ＲＣＲ規格と称する。）のレイヤ１手順規格による移動局の状態遷移を例として、更に詳しく説明する。

この規格によると、移動局の取り得る状態はＦ１〜Ｆ１１まで規定されており、その状態遷移図を図１７に示す。図１７の状態遷移図において、チャンネル停止状態Ｆ２からとまり木チャンネルの起動の際は、まずＣＰＵはとまり木チャンネル周波数をＰＬＬ−ＬＳＩに設定する。ＰＬＬがロックしたことをＣＰＵが認識すると、ＣＰＵよりとまり木チャンネル起動要求が発行され状態Ｆ１０に遷移する。ＣＰＵがロックを検出する方法としては、ＰＬＬ−ＬＳＩのロックディテクト時間をタイマで検出する方法、ＰＬＬ−ＬＳＩからのロックディテクト信号を入出力ポートを介して検出する方法等が使用できる。また、通信チャンネル起動中状態Ｆ８において周波数切り換えが行われ、通信チャンネル同期中状態Ｆ５に遷移する場合においては、通信チャンネル起動中状態でＰＬＬ−ＬＳＩの周波数の切り換えが行われ、上記のロック状態をＣＰＵが検出すると、通信チャンネル同期中状態Ｆ５に遷移する。この周波数切り換え時にかかる処理の間中は、状態Ｆ８のままであり、周波数が定まらない状態であるためレイヤ１状態としては状態Ｆ８であるわけにはいかない。そのため、周波数切り換え時には、状態Ｆ８をマスクする処理がＣＰＵにより施されていた。マスクの例としては、ＰＬＬ−ＬＳＩに周波数を設定した時にＣＰＵよりロックがかかるまでレイヤ１状態信号をマスクする処理を行っていた。Ｆ８からＦ３、Ｆ８からＦ１０、Ｆ４からＦ５Ｆ４からＦ１０の時も同様である。

以上が、ステートマシンの状態遷移の説明であるが、ここで送信部１９における処理について簡単に説明する。自動車電話システムにおいても、ディジタル化が進められており、ＴＤＭＡ（Time Division Multiple Access ）方式が用いられるようになっている。ＴＤＭＡ方式においては、データの送受信は所定のバイト数のデータを１まとめにしたユニットデータを単位として行う。図１８は一般的なユニットデータの構成を示す図である。一般的に、プロトコルの下位レベル（例えば物理レイヤ）で扱うこのようなユニットデータには、上位プロトコル階層の制御情報やメッセージが挿入されるが、第Ｋユニットのようにユニットデータ長より上位プロトコル階層のデータ長が短い場合がある。このような場合、一般的なプロトコルでは上位プロトコルの有効データがない部分は特定のフィルパターン（例えばすべて「０」）で満たすように規定されている。

図１９は従来の送信部の基本構成を示す図である。

図１９において、参照番号５３は送信データ及びフィルパターンを書き込むデータレジスタ（ＤＲ）であり、５４は送信バッファとして機能するＦＩＦＯ（First In First Out）、５５はＦＩＦＯ５４から出力されたパラレルデータをシリアルの送信データに変換するパラレル／シリアル変換器である。

図１９の回路では、データレジスタ５３に書き込まれたデータのみから送信用のデータユニットを組み立てるようになっていた。従って、マイクロコンピュータ１は、送信部１９の送信データバッファ５３に固定長（Ｎバイト）の送信データ（有効データとフィルパターン）を、各送信動作毎に必ず書き込む必要があった。従って、図１８に示すようなデータユニットで構成されるメッセージを送信する場合、最終ユニットである第Ｋユニットでは、図２０のフローチャートに示す処理手順でマイクロコンピュータ１がＭバイトの有効データと（Ｎ−Ｍ）バイトのフィルパターンをデータレジスタに書き込んでいた。

図１３のような端末装置を構成する場合、ステートマシン１７、受信部１８、送信部１９、ＰＬＬ回路２０は、それぞれ１個のＬＳＩで実現されるのが一般的である。また、ステートマシン１７、受信部１８、及び送信部１９を１個のＬＳＩで構成する場合もある。

ステートマシン１７を実現するＬＳＩ又はステートマシン１７と受信部１８と送信部１９とをまとめたＬＳＩの試験を行う場合、ステートマシンは複数の状態を取り得るものであるが、かならずしもすべての状態について試験を行う必要はなく、特定の状態において試験を行えば正常に動作することが確かめられる。しかし、図１５に示したような状態遷移を行うステートマシンにおいて、状態Ｆで試験を行いたい場合、リセットして状態Ａにした後状態Ｆまで順次遷移させてから試験を行う必要がある。いいかえれば、ステートマシンにおいて所望の状態に遷移させるためには、それ以前の状態を必ず満足させなければならないということである。図１５に示したような状態遷移を行うステートマシンにおいて、状態Ｆに遷移させるには、状態Ａから、状態Ｂ、状態Ｄ、状態Ｅを経て状態Ｆに遷移させるか、状態Ａから、状態Ｃ、状態Ｄ、状態Ｅを経て状態Ｆに遷移させる必要がある。もし、状態遷移が更に複雑なステートマシンの場合には、所望の状態に遷移させるまでに長い設定時間が必要になる。このような長い設定時間は、試験装置の使用効率を低下させ、試験コストを増大させるという問題を生じる。

更に、ステートマシンは、所定の条件が整えば遷移するが、試験を行う上ではある状態のまま保持したい場合も起こり得る。そこで従来の装置においては、ある状態を保持させるために条件が整わないように、内部ロジック回路及び外部からの設定を制御していた。しかし、このような制御は煩雑であり、ある状態が容易に保持できることが望まれていた。

また、上記の通信端末装置においては、マイクロコンピュータが、周波数設定時のＰＬＬ回路がロックしたことを検出する処理、及び周波数切り換え時にロックがかかるまでステートマシンをマスクする処理を行っているが、これではマイクロコンピュータの負担が大きくなり、処理速度の低下の問題が生じる。これを解決するため、処理能力の大きなマイクロコンピュータを使用するとコストが増加するという問題が生じる。

同様に、ユニットデータを単位として送信を行っている従来の送信装置では、データレジスタへのフィルパターンの書き込みをマイクロコンピュータが行っているが、これもマイクロコンピュータの負担を大きくし、上記のような問題を生じる。

本発明は上記問題点に鑑みてなされたものであり、送信装置におけるマイクロコンピュータの負担の低減を目的とする。

本発明の送信装置は、固定データ長のユニットデータを用いて通信を行い、ユニットデータの空き部分には所定のフィルパターンが挿入される通信方式の送信装置であって、送信データを一時的に保持するデータレジスタと、データレジスタに保持された送信データをシリアルデータに変換するパラレル・シリアル変換器とを備える送信装置において、フィルパターンを発生するフィルパターン発生回路と、データレジスタへのデータの入力を、送信データが存在する間は送信データが、送信データが終了した後のユニットデータの空き部分に相当する期間はフィルパターン発生回路から出力されるフィルパターンが入力されるように切り換える書き込みデータ切り換え回路とを備えることを特徴とする。

本発明の送信装置によれば、書き込みデータ切り換え回路が、送信データが存在する間は送信データが、送信データが終了した後のユニットデータの空き部分に相当する期間はフィルパターン発生回路から出力されるフィルパターンがデータレジスタへ入力されるように切り換えるため、マイクロコンピュータは従来行っていたフィルパターンの書き込み動作を行わなくてもよいため、負担が軽減される。

以上説明したように、本発明によれば、送信装置におけるマイクロコンピュータの負担が低減される。

図１は、以下に説明する本発明の第１乃至第３実施例が行われる携帯型通信端末装置の全体構成を示す図である。

図１において、参照番号１１は中央処理装置（ＣＰＵ）であり、１２はＲＯＭであり、１３はＲＡＭであり、１４はシステムバスであり、１５はシステム用のＲＡＭであり、１６は入出力ポートであり、これらでマイクロコンピュータを構成する。１７はステートマシンであり、１８は受信部であり、１９は送信部であり、２０は通信のためのクロック信号を発生するＰＬＬ回路である。この端末装置が運用される通信システムでは、このシステムに割り当てられた周波数帯を更に狭い周波数帯のチャンネルに分割し、やり取りするデータの種類や通信先の基地局の切り換え等に応じて随時チャンネルを切り換える。

チャンネルを切り換える毎にＰＬＬ回路２０は、発生するクロック信号を変更する必要がある。ＰＬＬ回路２０でのクロック信号の周波数の変更は、マイクロコンピュータがＰＬＬ回路２０のレジスタをアクセスし、レジスタの内容を変更することによって行われるが、ＰＬＬ回路が所定の周波数にロックするにはレジスタの変更後、ある程度の時間を要する。従来は、マイクロコンピュータが、ＰＬＬ回路がロックしたことを検出した後、ステートマシンに起動要求を出しており、その間の処理をマイクロコンピュータが行っていた。ＰＬＬ回路がロックしたことを検出する方法としては、ＰＬＬ回路２０からのロックディテクト信号を入出力ポート１６を介して検出する方法や、レジスタの変更後ＰＬＬ回路が所定の周波数にロックするまでに要する時間よりある程度長い時間を設定し、その時間をカウントした時点ではロックしたものと見なして、それ以後の処理を行っていた。いずれにしろ、この間の処理はマイクロコンピュータが行っていた。チャンネルの切り換えの間通信が途切れるため、チャンネルの切り換えに要する時間はできるだけ短いことが必要であり、マイクロコンピュータはこの処理の間常時ロックディテクト信号を監視したり、タイマを監視する必要があり、他の処理を行うことはできなかった。

以上が本発明の実施例が行われる携帯型通信端末装置の全体構成の説明であり、以下各実施例について説明する。

第１実施例は、図１のステートマシンの部分に本発明の第１の態様を適用した実施例であり、図２にそのブロック構成図を示す。

図２において、参照番号３１はステートコントロール回路であり、３３は状態ラッチ、３４はステートデコーダであり、これらの部分は図１４に示した従来例と同じである。図１４と比較して明らかなように、図２では、レジスタ３５と、切り換え回路（ＳＥＬ）３２と、ＡＮＤゲート３６とが新たに設けられている。切り換え回路（ＳＥＬ）３２は、レジスタ３５の１ビットの信号に応じて、ステートコントロール回路３１の出力するデータとレジスタ３５の６ビットが表すデータのいずれかを選択して、状態ラッチ３３に出力する選択回路である。

図３はレジスタ３５のビット構成と各ビットの機能を示す図である。

図３に示すように、レジスタ３５は８ビットで構成され、最上位ビットＤ７は状態遷移モードビットであり、Ｄ６は状態遷移保持モードビットであり、Ｄ５〜Ｄ０は状態遷移コードビットである。通常動作を行わせる時にはＤ７を「０」に、レジスタ３５のＤ５〜Ｄ０で設定される状態コードにする時にはＤ７を「１」に設定する。従って、切り換え回路（ＳＥＬ）３２は、Ｄ７が「０」に時にはステートコントロール回路３１の出力するデータを選択する。従って、この場合には、通常のステートマシンをし、その時点の状態と検出信号に応じて状態が変化する。Ｄ７が「１」に時にはレジスタ３５のＤ５〜Ｄ０のデータを選択し、ステートマシンは、Ｄ５〜Ｄ０のデータが示す状態に設定される。

前述のように、このステートマシンはステートデコーダ３４を備えており、状態を表すビットデータをデコードして状態を示す信号を生成するデコード方式と呼ばれる方式のものである。ここでは、レジスタ３５のＤ５〜Ｄ０が状態遷移コードビットに割り当てられており、全部で６４通りの状態を設定できるが、実際に取り得る状態の個数がこれと等しい必要はなく、レジスタ３５で設定できる状態の個数は実際に取り得る状態の個数以上であればよい。

ＡＮＤゲート３６には、クロック信号ＣＬＫと状態遷移保持モードビットＤ６の反転したデータが入力され、その出力は状態ラッチ３３にクロック信号として入力される。従って、Ｄ６が「０」の時には状態ラッチ３３にクロック信号ＣＬＫが入力され、通常のステートマシンの動作が行われる。Ｄ６が「１」の時には状態ラッチ３３にはクロック信号が入力されなくなるため、ラッチしているデータがそのまま保持される。従って、Ｄ６が「０」の時には通常動作、「１」の時には状態が保持されることになる。

図４は、第１実施例のステートマシンが図１５のような状態遷移を行うとした場合の状態遷移を示すタイムチャートである。

図４に示すように、リセットすると、状態Ａになり、Ｄ７とＤ６が「０」であれば、それぞれの遷移条件が成り立った時に状態が遷移する。状態Ａの時に、状態遷移コードＤ５〜Ｄ０を「０００１０１」、すなわち状態Ｆに設定し、Ｄ７を「１」にすると、次のクロック信号ＣＬＫの立ち上がりで、ステートマシンは状態Ｆに設定される。この状態で、Ｄ７を「０」に戻し、条件ＦＡを成立するようにすると、状態Ａに遷移する。また、状態遷移コードＤ５〜Ｄ０を任意のデータ、例えば状態Ｆを表す「０００１０１」に設定した上で、Ｄ７を「１」にしても、Ｄ６が「１」であればそれまでの状態Ａが保持される。

なお、外部から状態の設定だけを行うのであれば、レジスタ３５のＤ６及びＡＮＤゲート３６はなくてもよく、逆にデータの保持を行う必要がないのであれば、切り換え回路（ＳＥＬ）３２及びレジスタ３５のビットＤ７、Ｄ５〜Ｄ０がなくてもよい。

本発明の第２実施例は図１に示した全体構成を有する携帯型通信端末装置であり、ＰＬＬ回路２０のロックディテクト信号ＬＤＥＴがステートマシン１７に出力され、ステートマシン１７から周波数設定要求信号ＩＳＥＴが割り込み信号としてＣＰＵ１１に出力される点が従来例と異なる。

図５は第２実施例の装置のステートマシン１７の状態遷移図である。この状態遷移図は、図１７の状態遷移図に対応するＲＣＲ規格のレイヤ１の状態遷移図である。２つの図を比較して明らかなように、第２実施例では、切り換え用のとまり木チャンネル起動前状態Ｆ１０’、制御チャンネル起動前状態Ｆ３’、通信チャンネル起動前状態Ｆ５’、通信チャンネル再起動前状態Ｆ１１’が新たに設けられている点が従来例とは異なる。

図６は、第２実施例における状態遷移のタイムチャートである。この図を参照しながら第２実施例での処理を説明する。

従来の装置においては、チャンネル起動時又はチャンネル切り換え時においては、ＣＰＵ１１が起動又は切り換え先の周波数にロックしたことを監視し、チャンネル起動要求を発行していた。これに対して、本実施例においては、ＣＰＵはチャンネル起動又はチャンネル切り換えを行いたい時に、チャンネル起動要求を発行し、周波数設定要求ＩＳＥＴが割り込み信号としてＣＰＵ１１に通知されるとＰＬＬ回路２０に対して周波数を設定する。チャンネル起動要求がＣＰＵ１１より発行されると、ステートマシン１７は起動前状態に遷移する。例えば、通信チャンネル起動中状態Ｆ８’でとまり木チャンネル起動要求がＣＰＵ１１から発行されると、とまり木チャンネル起動前状態Ｆ１０’に遷移する。この状態に遷移することによって、状態Ｆ８から抜け出るなり、周波数切り換え前状態をマスクする処理が不要になり、ＣＰＵ１１とレイヤ１の制御を行うステートマシン１７とのハンドシェイク処理が確実に行われることになる。ステートマシン１７は、この起動前状態で、ＰＬＬ回路２０からのロックディテクト信号ＬＤＥＴを受けると自動的に次の状態に遷移する。

以上のように、ＣＰＵが周波数切り換え時の状態をマスクする必要もなくなり、ＰＬＬ回路のロック状態を検出する必要がなくなる。また、チャンネル起動またはチャンネル切り換え時において要求が発行されると、ＣＰＵに対してＰＬＬ回路への周波数設定要求が割り込み信号として出力される。従って、ＣＰＵは割り込みが発生するとＰＬＬ回路に対して周波数データを設定すればよい。これにより、従来ＰＬＬ回路がロックしたことをタイマで監視していた場合のタイムロス及びロックディテクト信号を監視していた場合のＣＰＵの負担がなくなることになる。更に、これによりＣＰＵの制御ファームの制御が簡潔になる。

第３実施例は、図１の送信部１９に本発明の第３に態様を適用したものであり、その基本構成を図７に示す。

図７において、５３は送信するデータを一時的に保持するデータレジスタであり、５５はデータレジスタ５３に保持されたデータを通信用のシリアルデータに変換するパラレル・シリアル変換器である。ＣＰＵ１１は、送信部１９を１バイト単位でアクセスするので、フィルパターンも１バイトデータであり、データレジスタも１バイトを単位とする。従って、パラレル・シリアル変換器５５は８ビットを１ビットのシリアルデータに変換する。更に、ユニットデータは８バイトであり、データレジスタ５３は、１バイト単位で８バイト分の容量を有する。ＣＰＵ１１からの送信データのデータレジスタへの書き込みが終了すると、書き込み終了信号ＤＬが出力される。なお、以下の例では、フィルパターンはすべてのビットが「０」のパターンとする。

図８はデータレジスタ５３の一部を構成する入力データバッファの構成例であり、ここではユニットデータは８バイトであり、入力データバッファも８バイト分であり、８個の１バイトバッファＢＵＦ０、ＢＵＦ１、…、ＢＵＦ７がある。各データバッファの書き込み信号ＢＵＦ０ＷＥ、ＢＵＦ１ＷＥ、…、ＢＵＦ７ＷＥは図９の回路によって生成される。１バイトの書き込みを行う毎に書き込み信号ＤＷＥがＣＰＵから出力され、これをデータカウンタ７０でカウントする。書き込みが行われる毎にカウント値が増加するので、それをデータカウンタラッチ７１でラッチし、それをデコーダ７３でデコードすると、出力が「１」になるビット位置が順次移動する。このデコーダ７２の出力とＤＷＥをＡＮＤゲート７３、７４、…、７５に入力し論理和をとると、各ＡＮＤゲートの出力ＢＵＦ０ＷＥ、ＢＵＦ１ＷＥ、…、ＢＵＦ７ＷＥは、最初の書き込み時にはＢＵＦ０ＷＥの出力が「１」になり、次はＢＵＦ１ＷＥが「１」になるという具合に、書き込み毎に順次「１」になる。

従って、入力データＤＴは、入力順にＢＵＦ０より順に格納されていき、送信データがユニットデータの８バイトより小さい場合には、書き込まれないデータバッファが生じることになる。後述するように、１回のユニットデータの書き込みと送信が終了する毎に、各データバッファは初期化され、各データバッファのビットは「０」に設定されるので、送信データが書き込まれないデータバッファの各ビットは「０」のままである。これがフィルパターンである。

データバッファに書き込まれたデータは、パラレル・シリアル変換器５５に出力される。図８のマルチプレクサ（ＭＰＸ）６８は、データバッファＢＵＦ０、ＢＵＦ１、…、ＢＵＦ７に格納されたデータからパラレル・シリアル変換器５５に出力するデータを選択する回路であり、読み出し信号ＢＵＦ０ＲＥ、ＢＵＦ１ＲＥ、…、ＢＵＦ７ＲＥに従ってどのデータバッファのデータを出力するか選択する。

各データバッファは８ビット構成であり、１個のデータバッファのデータは、通信用クロック信号ＣＫの８カウントでシリアルデータに変換される。従って、８カウントのＣＫ毎に読み出し信号を変化させて読み出すデータバッファを変更すると共に、パラレル・シリアル変換器５５にそのデータをラッチさせる信号ＰＳＬＤを出力する必要がある。

図１０は、ＢＵＦ０ＲＥ、ＢＵＦ１ＲＥ、…、ＢＵＦ７ＲＥ、ＰＳＬＤ及び上記の各データバッファを初期化する信号ＬＤＥＮＤを生成する回路を示す図である。

図１０において、ビットカウンタ７６は、上記の各データバッファの８ビット分のクロックＣＫをカウントするカウンタであり、それが８ビットカウントしたことをコンパレータ７７が検出するとＰＳＬＤを出力する。ビットカウンタ７６は８ビットをカウントするとキャリィＣを発生するので、これをバイトカウンタ７８でカウントする。バイトカウンタ７８は何番目のデータッファを読み出すかを示しており、その値をデコーダ７９でデコードして組み合わせ回路８０でＰＳＬＤと論理積をとるとＢＵＦ０ＲＥ、ＢＵＦ１ＲＥ、…、ＢＵＦ７ＲＥが得られる。バイトカウンタ７８は「８」をカウントするとＬＤＥＮＤを発生するようになっており、ＬＤＥＮＤによってデータバッファの各ビットを「０」に初期化する。

次に上記のような１バイトのデータバッファが８個あり、すなわち送信のデータユニットが８バイトで、送信するデータが５バイトしかない場合を例とした第３実施例のタイムチャートを図１１と図１２に示す。図１１が書き込みの動作におけるタイムチャートを、図１２が送信動作におけるタイムチャートを示す。

書き込み動作においては、各データバッファＢＵＦ０〜ＢＵＦ７は初期化されており、図１１に示すように、ＣＰＵから書き込み信号ＤＷＥと書き込むデータが５回入力され、データバッファＢＵＦ０〜ＢＵＦ４にデータが格納される。書き込みの行われないデータバッファＢＵＦ５〜ＢＵＦ７の各ビットは「０」である。データ書き込み終了信号ＤＬが入力されると、送信動作が開始される。

送信動作においては、図１２に示すように、１個のデータバッファの８ビットのデータをＰＳＬＤに従ってパラレル・シリアル変換器５５にラッチし、クロック信号ＣＫに従って、シリアルデータに変換する。１個のデータバッファの８ビットのデータの変換が終了すると次のデータバッファのデータをシリアルデータに変換する。これを８個のデータバッファ分繰り返す。よってデータの書き込まれていないＢＵＦ５〜７には自動的にフィルパターンが格納される。

以上、第３実施例の送信部について説明したが、ここでは説明を簡単にするために、データバッファの書き込みが終了した後送信を開始するものとして説明したが、通常は図１９に示すようなＦＩＦＯ（First In First Out）回路を使用することにより、データバッファへの書き込みを開始すると同時にデータの送信を開始する。ＦＩＦＯ回路は、図８乃至図１０の回路にＦＩＦＯ動作を行わせるような制御回路を付加することにより実現できる。ＦＩＦＯ回路は従来から広く使用されており、それ自体は直接本発明に関係しないので、ここでは説明を省略する。

以上のように、送信部内部でフィルパターンを発生することにより、ＣＰＵ１１はフィルパターンの発生及び転送を行う必要がなくなり、ＣＰＵの負担が軽減される。それと共に、データ転送によるデータバスの専有率が低減されるためにシステム全体のパフォーマンスも向上する。従って、処理能力の低い安価なＣＰＵの使用や動作クロックの遅い低消費電力のＣＰＵの使用が可能になる。

本発明の実施例の全体構成図である。 本発明の第１実施例のステートマシンの回路構成を示すブロック図である。 第１実施例における状態遷移入力レジスタ出力の概要を示す図である。 第１実施例の状態遷移タイムチャートである。 本発明の第２実施例の状態遷移図である。 第２実施例の状態遷移タイムチャートである。 本発明の第３実施例の送信部の基本構成を示す図である。 第３実施例のデータバッファとパラレル・シリアル変換器の構成を示す図である。 図８の信号を発生する回路（その１）を示す図である。 図８の信号を発生する回路（その２）を示す図である。 第３実施例のデータバッファへのデータの書き込み動作を示すタイムチャートである。 第３実施例の送信動作を示すタイムチャートである。 従来の通信端末装置の構成例を示す図である。 従来のステートマシンの構成を示す図である。 従来のステートマシンの状態遷移図の例を示す図である。 従来のステートマシンの状態遷移タイムチャートを示す図である。 従来の通信制御ステートマシンの状態遷移図である。 通信におけるユニットデータの構成例を示す図である。 従来の送信部の構成を示す図である。 従来方式によるデータ書き込み処理を示すフローチャートである。

符号の説明

１ マイクロコンピュータ
１１ ＣＰＵ
１７ ステートマシン
１８ 受信部
１９ 送信部
２０ ＰＬＬ回路
３１ ステートコントロール回路
３２ 状態ラッチ
３３ ステートデコーダ
３４ 切り換え回路
３５ レジスタ

Claims (1)

1. 固定データ長のユニットデータを用いて通信を行い、該ユニットデータの空き部分には所定のフィルパターンが挿入される通信方式の送信装置であって、
   送信データを一時的に保持するデータレジスタと、
   前記データレジスタに保持された送信データをシリアルデータに変換するパラレル・シリアル変換器と、
   を備える送信装置において、
   前記データレジスタへのデータ入力の前には前記データレジスタを初期化し、
   データを出力する際には、データレジスタを全てアクセスすること
   を特徴とする送信装置。

Images