JPH0923215A - Ｃｒｃにおけるデータチェック回路 - Google Patents

Abstract

(57)【要約】 【課題】 ＣＲＣデータ内に固定ビット「１」が存在す
る場合でもＣＲＣ検定を可能にする。 【解決手段】 第２フレームのヘッダ（フラグ）が入っ
たところでカウンタをクリアし、以降１ビット受信毎に
カウンタがインクリメントされるデータ受信部シフトレ
ジスタ１と、第２フレームのデータの先頭がシフトレジ
スタ１の０ビット位置にきたとき、生成多項式に基づい
てＣＲＣチェッカー用データの生成を開始するＣＲＣチ
ェッカー用データ生成部２と、第３のフレームのヘッダ
を受信したらシフトレジスタ１に入っているＣＲＣデー
タの固定ビットをマスクするマスク手段と、このマスク
されたＣＲＣデータとデータ生成部２で生成されたＣＲ
Ｃデータとを比較する比較部３で構成する。シフトレジ
スタ１を設けＣＲＣデータの固定ビットをマスクして生
成ＣＲＣデータとを比較しているので、固定ビット
「１」が存在してもＣＲＣ検定が可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、シリアル・データ
伝送におけるデータ誤り検出方法であるＣＲＣ（Cyeli
c,Redundacy Checks：周期冗長検査、巡回符号検査）に
おけるデータ・チェツク回路に関するものである。

【０００２】

【従来の技術】ＣＲＣの検定方式には、大きく分けて、
ハードウェアによる検定方法とソフトウェアによる検定
方式がある。

【０００３】図７にＣＲＣ−ＣＣＩＴＴの概念図を示
す。（ＣＲＣ−ＣＣＩＴＴ：ヨーロッパの標準ＢＣＣ処
理として広く用いられている方式である。これは、８ビ
ット・キャラクタとして操作する場合はＢＣＣ累積が１
６ビットになる。生成多項式はＦ（ｘ）＝Ｘ¹⁶＋Ｘ¹²＋
Ｘ⁵＋１である。この方法によればバースト誤り検出
は、最大１６ビット長までとなる。） 図７の処理の内容をハードウェアまたはソフトウェアに
て実現する。ハードウェアによる検定方式は、シフトレ
ジスタを用いてＣＲＣの演算を行う方式である。またソ
フトウェアによる検定方法は、ソフトウェア（プログラ
ム）によりＣＲＣの演算を行う方式である。ソフトウェ
アによるＣＲＣの演算は、ソフトウェアの負荷が大きく
なり、ＣＰＵの効率のよい処理／データ伝送ができなく
なる恐れがある。

【０００４】ここでは、ハードウェアによるＣＲＣ検定
アルゴリズムについて述べる。

【０００５】シリアル・データ伝送では一般的に、図８
に示すようなフォーマットで、データおよびＣＲＣ演算
されたＣＲＣチェッカー用データが送受信される。送信
側では、送信データ部分で演算、生成されたＣＲＣチェ
ッカー用データを付加してデータを送信する。受信側で
は、データ部分およびＣＲＣチェッカー用データをＣＲ
Ｃ検定回路に取り込み、送信側で生成した多項式と同じ
多項式で検定を行い、ＣＲＣチェッカー用データの最後
のデータまで演算を行った時、ＣＲＣ検定用シフトレジ
スタ内のデータが全て「０」であることを確認すること
により検定を行う。（初期値が「０」の場合） 図７はＣＲＣの演算装置（ＣＲＣ回路）の構成を概念的
に示すもので、ＳＲは１５ビットのシフトレジスタ、Ｅ
ＸＯＲ１〜３は排他的論理和回路である。ＥＸＯＲ１は
入力データＤとレジスタＳＲのＬＳＢのデータが入力
し、レジスタＳＲのＭＳＢにはＥＸＯＲ１の出力信号が
入力する。ＥＸＯＲ２はＥＸＯＲ１の出力信号とレジス
タＳＲの１１ビットのデータが入力しレジスタＳＲの１
０ビットに信号を出力する。ＥＸＯＲ３はＥＸＯＲ１の
出力信号とレジスタＳＲの４ビットのデータが入力しレ
ジスタＳＲの３ビットに信号を出力するように構成され
ている。

【０００６】このＣＲＣ回路は図８に示すデータＤの第
１ビットｂ₁からデータ終了ビットｂ_nまでの処理を行
う。ＣＲＣの各ビットは初期値「０」が入っているが、
データＤの第１ビットｂ₁が例えば「１」であるとする
と、ＣＲＣの０ビットの「０」とデータの「１」との排
他的論理和は１となる。この値「１」がＥＸＯＲ１から
ＥＸＯＲ２，ＥＸＯＲ３及びＭＳＢ（１５ビット）に入
力し、ＣＲＣの１５ビットが「１」、ＣＲＣの１０ビッ
トが１１ビットの「０」と前記値「１」が入力するＥＸ
ＯＲ２により「１」となり、ＣＲＣの３ビットが４ビッ
トの「０」と前記値「１」が入力するＥＸＯＲ２により
「１」となる。このように順次各ビットのデータが演算
され、データが終了したところでの演算結果がＣＲＣデ
ータとなり、ＣＲＣチェッカー用データＤ_Cとなる 一般的な通信分野においては、このようにしてできたデ
ータを受信した場合、同様にＣＲＣチェックデータにデ
ータ部から順次変換し、ＣＲＣチェッカーデータまでも
ＣＲＣデータに変換するため、変換されるＣＲＣデータ
は全て０となる。

【０００７】

【発明が解決しようとする課題】しかしながら、保護継
電器などで採用される伝送技術においてはデータの検定
がマルチフレームを使用することなどから更に厳しくな
り、フレームＮＯチェック（フラッグの後に挿入され
る）や固定ビットチェックなどが付加されるようにな
る。このため伝送データフォーマットは図６のような形
態となり、ＣＲＣデータにも固定ビット「１」が挿入さ
れることになる。

【０００８】このようなデータの場合のＣＲＣへの変換
はフラッグ（７ビット０００００００）の後データ間に
挿入されている固定ビットも含めてＣＲＣ変換され（Ｘ
¹⁵の直前迄）ＣＲＣのビットであるＸ¹⁵…Ｘ¹¹，Ｘ¹⁰…
Ｘ⁵，Ｘ⁴…Ｘ⁰に挿入されて伝送データとして送話され
る。

【０００９】このようなデータの場合、固定ビット
「１」が挿入されているため、一般通話におけるＣＲＣ
変換（受信側）のように演算結果が０にならない。

【００１０】本発明は、従来のこのような問題点に鑑み
てなされたものであり、その目的とするところは、ＣＲ
Ｃデータ内に固定ビット「１」が存在する場合でもＣＲ
Ｃ検定がなしうるＣＲＣにおけるデータチェック回路を
提供することにある。

【００１１】

【課題を解決するための手段】本発明のＣＲＣにおける
データチェック回路は、第１フレームのＣＲＣデータが
入り更に第２フレームのヘッダが入ったところでカウン
タをクリアし、以降１ビット受信する毎にカウンタがイ
ンクリメントされるデータ受信部シフトレジスタと、第
２フレームのデータの先頭が前記シフトレジスタの０ビ
ット位置にきたとき生成多項式に基づきＣＲＣチェッカ
ー用データの生成を開始するＣＲＣチェッカー用データ
生成部と、第３のフレームのヘッダを受信したら前記シ
フトレジスタに入っているＣＲＣデータの固定ビットを
マスクする固定ビットマスク手段と、このマスクされた
ＣＲＣデータとデータ生成部で生成されたＣＲＣデータ
とを比較する比較部とで構成する。

【００１２】第３のフレームの通信用データのヘッドを
受信したときＣＲＣチェッカー用データ生成部から第２
フレームのＣＲＣ変換結果が丁度出ることになるので、
受信部レジスタのＣＲＣデータの固定ビットをマスク
し、このマスクしたＣＲＣデータをデータ生成部からの
ＣＲＣデータを比較回路で比較すれば、ＣＲＣチェッカ
ー用データ内に固定ビット１が存在してもＣＲＣの検定
が可能となる。

【００１３】

【発明の実施の形態】本発明の実施例について図面を参
照して説明する。図１はＣＲＣにおけるデータチェック
回路のブロック図を、図２はシフトレジスタと受信デー
タのフラグを受信したときのシフトレジスタの内容を、
図３〜図５は動作説明図を示す。

【００１４】図１において、１は受信データ及び受信ク
ロックが入力するデータ受信部シフトレジスタ、２はシ
フトレジスタ１からのデータと受信クロックが入力する
受信部ＣＲＣチェッカー用データ生成部、３はシフトレ
ジスタ１及びデータ生成部２からのＣＲＣデータを比較
するＣＲＣデータ比較部である。

【００１５】データ受信部シフトレジスタ１はＣＲＣチ
ェッカー用データ、ＣＲＣチェッカー用データ内固定ビ
ット、通信用データのヘッダ（フラグ）を含めて２６ビ
ットのシフトレジスタで構成されている（図２参照）。
１フレームのデータの認識は、通信用データのヘッダ
（フラグ）部分の受信と、１フレーム長分のカウンタに
よるカウントにより行う。データ生成部２は従来図７に
示したものと同様に１５ビットのシフトレジスタＳＲと
ＥＸＯＲ１〜３で構成されている。ＣＲＣデータ比較部
３はカウンタで構成されている。

【００１６】本発明のアルゴリズムを以下に示す。

【００１７】（１）データ受信部シフトレジスタ１が図
２に示すように、ビット２５〜１９に通信用データのヘ
ッダ（フラグ）を受信したら、１フレーム長カウンタを
クリアして、以降１ビットずつ受信する毎にこのカウン
タをインクリメントする。

【００１８】（２）このカウンタが２６になったら、受
信部ＣＲＣチェッカー用データ生成部２をイネーブルに
して、従来の技術に記載した生成多項式に基づき、シフ
トレジスタ１のビット０から出力されるデータを基に、
ＣＲＣチェッカー用データの生成を開始する。（生成を
開始する前に、ＣＲＣチェッカー用データ生成部２のデ
ータを初期値にする。通常全て「０」である。） （３）次に、次のフレームの通信用データのヘッダを受
信したら（１フレームカウンタのカウントアップ時と同
時に）ＣＲＣチェッカー用データ生成部２をディセーブ
ルにする。またこの時、シフトレジスタ１のビット１８
〜０に入っているＣＲＣチェッカー用データと、データ
生成部２で生成されたＣＲＣデータとを比較部３で比較
する。

【００１９】上記（１）〜（３）の処理により、図６の
ようなフレームフォーマットのデータのＣＲＣ検定を実
現する。

【００２０】次に、図３〜図５を用いて、実施例の動作
について説明する。

【００２１】図３について、２６ビットシフトレジスタ
１に受信データをサイクリックに格納していく。シフト
レジスタ１に第１フレームのデータのＣＲＣデータが入
り、更に第２フレームのデータのフラグＦ（７ビット０
００００００）が入ったところでカウンタを０とする。
この段階ではデータ生成部２のＣＲＣ変換は禁止とな
り、ＣＲＣチェッカー用データは生成されない。

【００２２】図４について、更に、第２フレームのフラ
ック以降のデータがシフトレジスタ１に入り、カウンタ
が２６になったところで、シフトレジスタ１には第２フ
レームのデータ先頭が０ビット位置にくる。この時ＣＲ
Ｃの変換を許可する。

【００２３】図５について、シフトレジスタ１には更
に、第２フレームデータが入りカウンタが１９の位置に
きたところで第２フレームデータのＣＲＣデータと第３
フレームのフラグが入る。この時ＣＲＣチェッカー用デ
ータ生成部２ではＣＲＣ変換を行っている結果が丁度出
ることになる。この時シフトレジスタ１のＣＲＣデータ
の固定ビットをマスクし（一般的な手法と方法で）、こ
のマスクされたＣＲＣデータとデータ生成部２で変換し
たＣＲＣデータとを比較部３で比較し、一致するかどう
かを判断する。

【００２４】以上のように、シフトレジスタ１を設け、
ＣＲＣデータの固定ビットをマスクして生成回路２から
のＣＲＣデータと比較しているので固定ビットが「１」
であってもＣＲＣ検定が可能となる。

【００２５】

【発明の効果】本発明は、上述のとおり構成されている
ので、次に記載する効果を奏する。

【００２６】（１）受信データのＣＲＣチェッカー用デ
ータ内に固定ビット「１」が存在する場合でもＣＲＣ検
定ができる。

【００２７】（２）データ受信部シフトレジスタのビッ
ト幅を変更することにより、どんなフレームフォーマッ
トにも対応できる。

【図面の簡単な説明】

【図１】実施例にかかるデータチェック回路を示すブロ
ック図。

【図２】（ａ）は受信部シフトレジスタの構成説明図、
（ｂ）は通信用データのフラグ受信時のシフトレジスタ
の内容説明図。

【図３】受信データ格納初期の動作説明図。

【図４】カウンタが２６になったときの動作説明図。

【図５】カウンタが１１９になったときの動作説明図。

【図６】伝送データフォーマットの説明図。

【図７】ＣＲＣ演算装置概念図。

【図８】データフォーマットの説明図。

【符号の説明】

１…データ受信部シフトレジスタ ２…受信部ＣＲＣチェッカー用データ生成部 ３…ＣＲＣデータ比較部 ＳＲ…シフトレジスタ ＥＸＯＲ１〜３…排他的論理和回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 第１フレームのＣＲＣデータが入り更に
   第２フレームのヘッダが入ったところでカウンタをクリ
   アし、以降１ビット受信する毎にカウンタがインクリメ
   ントされるデータ受信部シフトレジスタと、 第２フレームのデータの先頭が前記シフトレジスタの０
   ビット位置にきたとき生成多項式に基づきＣＲＣチェッ
   カー用データの生成を開始するＣＲＣチェッカー用デー
   タ生成部と、 第３のフレームのヘッダを受信したら前記シフトレジス
   タに入っているＣＲＣデータの固定ビットをマスクする
   固定ビットマスク手段と、 このマスクされたＣＲＣデータとデータ生成部で生成さ
   れたＣＲＣデータとを比較する比較部と、を備え、ＣＲ
   Ｃデータ内に固定ビット「１」が存在してもＣＲＣの検
   定ができるようにしたことを特徴としたＣＲＣにおける
   データチェック回路。