JPH0591100A - 高速フレーム付信号の同期方式 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は，高速ＬＳＩと低速ＬＳＩとで構成
される信号処理回路における高速フレーム付信号の同期
処理方式に関し，低速回路を停止させることなく同期を
とることを目的とする。 【構成】 低速回路２に分周部６，フレーム検出部８及
び比較部７を設け，分周部６が作った参照タイミングと
フレーム検出部８が検出したフレーム周期とを比較部７
が比較するように構成し，この比較の結果が一致する場
合は同期状態とし，一致しない場合は同期はずれの状態
にあるとするように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は，高速フレーム付信号の
同期方式に関し，特に，高速ＬＳＩと低速ＬＳＩとで構
成される信号処理回路における高速フレーム付信号の同
期方式に関する。

【０００２】近年の通信網は高速化の一途を辿ってい
る。この高速化の実現のために，例えば，ＥＣＬデバイ
スからなる高速ＬＳＩが用いられるが，コスト等の問題
から，全ての回路をＥＣＬ等の高速ＬＳＩとするのは不
可能である。そこで，Ｓ／Ｐ（シリアル／パラレル）変
換回路等の高速を要求される通信路とのインタフェース
部のみを高速ＬＳＩとし，信号処理部分をＣＭＯＳ等の
低速ＬＳＩとする構成が採用されている。この場合，低
速ＬＳＩと高速ＬＳＩとの間で同期をとる必要がある。

【０００３】

【従来の技術】図３は，従来技術説明図であり，従来の
高速回路１と低速回路２との間の同期方式を示してい
る。高速回路１において，分周部３は，マスタクロック
を分周して分周クロックを作成する。フレーム検出部４
は，マスタクロックと入力データとを受けて，フレーム
周期を検出して比較部７’へ送り，入力データをＳ／Ｐ
変換部５へ送る。Ｓ／Ｐ変換部５は，マスタクロック及
び分周クロックを用いて，高速シリアルデータである入
力データをパラレルデータに変換して低速回路２へ送
る。

【０００４】低速回路２において，分周部６は，パラレ
ルフレーム周期を形成するために，分周部３からの分周
クロックを更に分周する。内部処理部１０は，パラレル
データ信号を受けて，分周部６を介して分周部３からの
分周クロックをマスタクロックとして用いて信号処理を
行う。

【０００５】ここで分周部６は，パラレルフレーム周期
を参照タイミングとして比較部７’へ送る。比較部７’
は，この参照タイミングと所定のタイミングと比較し，
これらが異なる場合，エラーアラームを保護段部９へ送
る。保護段部９は，このエラーアラームに応じて，その
エラーを保護し，同期外れとし，これを比較部７’へ返
す。比較部７’は，この同期外れの情報と参照タイミン
グとにより，分周部３から分周部６へ送られる分周クロ
ックを停止する。

【０００６】この状態で，フレーム検出部４でフレーム
周期が検出されると，これを受けた比較部７’により分
周部３が分周クロックの送出を再開する。このタイミン
グでは，分周部６の作成する参照タイミングと所定のタ
イミングとが一致するものとなる。そのため，非アラー
ム状態となる。そこで，保護段部９は，この非アラーム
状態に応じて，その非アラーム状態を保護し，同期状態
へ復帰する。

【０００７】

【発明が解決しようとする課題】前述の従来技術によれ
ば，同期外れの状態となってしまった場合，分周部３か
らの分周クロックが停止されてしまう。このため，この
分周クロックをマスタクロックとしている内部処理部１
０の処理が全て停止してしまう。更に，低速回路２全体
がこの分周クロックをマスタクロックとしていると，全
機能が停止してしまう。

【０００８】また，同期のために低速回路２と高速回路
１との間で必要となる信号線の本数が，３本（参照タイ
ミング，エラーアラーム，同期外れ）と多い。この信号
線を削減できれば，高速回路１及び低速回路２の各々の
ＬＳＩにおいて，多ピン化せずに済み，逆に，他の信号
を取り出すためのピンとして使用できる。

【０００９】本発明は，低速回路を停止させることなく
同期を取ることが可能な高速フレーム付信号の同期方式
を提供することを目的とする。また，本発明は，同期の
ための信号線を削減することが可能な高速フレーム付信
号の同期方式を提供することを目的とする。

【００１０】また，本発明は，低速回路側のみで同期を
とることが可能な高速フレーム付信号の同期方式を提供
することを目的とする。

【００１１】

【課題を解決するための手段】図１は，本発明の原理構
成図であり，本発明による高速フレーム付信号の同期方
式を適用した信号処理回路を示す。

【００１２】図１において，高速回路１には，分周部
３，フレーム検出部４及びＳ／Ｐ変換部５が設けられ，
比較部７’は設けられない。分周部３は，マスタクロッ
クを分周して分周クロックを作る。フレーム検出部４
は，マスタクロックに同期した入力データであるシリア
ルデータからフレーム周期（信号）を検出する。Ｓ／Ｐ
変換部５は，フレーム検出部４を介して受けたシリアル
データを，分周クロック（及びマスタクロック）とフレ
ーム周期とに基づいてパラレルデータに変換する。

【００１３】一方，低速回路２には，分周部６，フレー
ム検出部８及び比較部７が設けられる。分周部６は，分
周部３からの分周クロックを受けてこれを分周すること
により，所定の参照タイミングを作る。フレーム検出部
８は，Ｓ／Ｐ変換部５からのパラレルデータを受けて，
これから所定のフレーム周期を検出する。比較部７は，
分周部６からの参照タイミングとフレーム検出部８から
の所定のフレーム周期とを比較する。そして，比較の結
果が一致する場合は同期状態にあるとし，一致しない場
合は同期はずれの状態にあるとする。

【００１４】

【作用】本発明によれば，比較部７が低速回路２に設け
られており，また，これに伴ってフレーム検出部８も低
速回路２に設けられている。従って，比較部７のための
信号は，全て低速回路２内（分周回路６，フレーム検出
部８，保護段部９）で送受されるので，同期のために必
要な低速回路２と高速回路１との間の信号線をその分減
らすことができる。

【００１５】一方，同期はずれの状態となった場合にお
いて，従来は，分周クロックを止めてフレーム検出部４
でのフレーム周期検出のタイミングで分周クロックの送
出を再開することにより同期をとっていた。これに対
し，本発明では，分周クロックを止めることなく，新た
に低速回路２に設けたフレーム検出部８でフレーム周期
を検出したタイミングで，同期をとっている。従って，
低速回路２側のみで同期がとれ，分周クロックをマスタ
クロックとする内部処理部１０等の低速回路２の機能が
停止することもない。

【００１６】

【実施例】図１に示す信号処理回路は，所定の信号処理
を行うものであるが，コスト等の点から，その一部は高
価なＥＣＬ等からなる高速回路１で構成され，他の部分
は低価なＣＭＯＳ等からなる低速回路２で構成される。
例えば，高速回路１は，１つのＥＣＬ型ＬＳＩ（チッ
プ）として実現される。また，低速回路２は，１つのＣ
ＭＯＳ型ＬＳＩ（チップ）として実現される。高速回路
１は，低速回路２に対して，分周部３からの分周クロッ
ク（図２の波形iii ）及びＳ／Ｐ変換回路５からのパラ
レルデータ（図２の波形iv）を送出する。これに先立っ
て，高速回路１には，高速のクロックであるマスタクロ
ック（図２の波形ｉ）及び通信路からの入力信号である
シリアルデータ（図２の波形ii）が入力される。

【００１７】以下，図２のタイムチャートを参照しつ
つ，図１について更に説明する。なお，図２は，フレー
ム周期１６ビット，フレームパターン４ビット，シリア
ル／４パラレル変換，高速回路／低速回路が４分周であ
るとした場合のタイムチャートについて示す。

【００１８】分周部３は，マスタクロック（波形ｉ）を
４分周して分周クロック（波形iii）を作り出力する。
フレーム検出部４は，マスタクロックに同期してシリア
ルデータ（波形ii）を取り込み，（シリアル）フレーム
周期を検出する。Ｓ／Ｐ変換部５は，分周クロックとマ
スタクロックの他，シリアルデータとフレーム周期とを
フレーム検出部４から受けて，シリアルデータをパラレ
ルデータ（波形iv）に変換する。即ち分周のタイミング
は，シリアル信号の１フレームパターンが１パラレルパ
ターンで送れるようなものとされる。従って，パラレル
パターンは，分周クロックに同期したものとなる。

【００１９】分周部６は，分周クロックを受けて，これ
を内部処理部１０へ送ると共に，分周クロックを更に４
分周して波形ｖを得る。波形ｖは，パラレルフレーム周
期として，比較部７へ送られる。フレーム検出部８は，
パラレルデータと分周クロックとを受けて，パラレルデ
ータを内部処理部１０へ送ると共に，フレーム周期（パ
ターン）を検出する。内部処理部１０は，分周クロック
をマスタクロックとして用い，これに同期してパラレル
データについての処理を行う。

【００２０】フレームパターンの検出は，次のようにさ
れる。図２に示す如く，シリアル信号（波形ii）の１フ
レームパターン（この場合は４ビット）の全てが“１”
である場合，Ｓ／Ｐ変換により，フレーム検出部８にお
いて，パラレル信号の４ビットの全てが“１”であるパ
ラレルパターンが検出される。この全てが“１”である
パラレルパターンは，フレームの先頭を示すものであ
り，４クロックに１回現れるようにされている。そこ
で，フレーム検出部８は，このパターンを検出した場
合，例えばその検出の期間中だけハイレベルとなる波形
viを形成してフレームパターンとして比較部７へ送る。

【００２１】比較部７は，分周部６からの波形ｖとフレ
ーム検出部８からの波形viとを比較する。この比較の結
果は，同期状態にある場合には，図２に示す如くにな
る。即ち，波形ｖと波形viの立ち上がりが一致し，フレ
ーム検出部８におけるフレーム検出が分周部６における
フレームパターンからずれることはない。一方，フレー
ム検出がフレームパターンからずれた場合，このずれ
が，比較部７で検出される。このずれの検出は，比較部
７から保護段部９に通知される。保護段部９は，分周ク
ロックを受けて，所定の期間（前段保護の期間）ずれが
検出された場合に，同期はずれとし，必要な保護のため
の処理を行う。この同期はずれの状態から，フレーム検
出部８が再びフレーム検出をした場合，保護段部９によ
る保護（後段保護）を経て，同期状態に復帰する。な
お，ここで，前段保護は，同期外れを起こすまでの許容
値であり，後段保護は，同期外れの後回復するまでの許
容値である。

【００２２】

【発明の効果】以上説明したように，本発明によれば，
高速フレーム付信号の同期方式において，低速回路に比
較部及びフレーム検出部を設けることにより，同期のた
めの信号を低速回路側のみで処理できるので，高速回路
と低速回路との間の同期のための信号線を無くすことが
でき，また，分周クロックを止めることなくフレーム検
出回路でフレーム周期を検出したタイミングで同期をと
っているので，同期をとるために低速回路の機能が停止
することを防止することができる。

【図面の簡単な説明】

【図１】本発明の原理構成図である。

【図２】本発明のタイムチャートである。

【図３】従来技術説明図である。

【符号の説明】

１ 高速回路 ２ 低速回路 ３ 分周部 ４ フレーム検出部 ５ Ｓ／Ｐ変換部 ６ 分周部 ７，７’比較部 ８ フレーム検出部 ９ 保護段部 １０ 内部処理部

Claims (2)

【特許請求の範囲】
1. 【請求項１】 マスタクロックを分周して分周クロック
   を作る分周部（３）と，前記マスタクロックに同期した
   シリアルデータからフレーム周期を検出するフレーム検
   出部（４）と，前記シリアルデータを前記分周クロック
   及びフレーム周期に基づいてパラレルデータに変換する
   Ｓ／Ｐ変換部（５）とを，高速回路（１）として設け， 前記分周クロックを受けてこれを分周して所定の参照タ
   イミングを作る分周部（６）と，前記パラレルデータを
   受けてこれから所定のフレーム周期を検出するフレーム
   検出部（８）と，前記所定の参照タイミングと所定のフ
   レーム周期とを比較する比較部（７）とを，低速回路
   （２）として設け， 前記比較の結果が一致する場合は同期状態にあり，一致
   しない場合は同期はずれの状態にあるとすることを特徴
   とする高速フレーム付信号の同期方式。
2. 【請求項２】 前記同期はずれの状態において，前記分
   周部（３）が前記分周部（６）へ前記分周クロックを送
   出しつづけると共に，前記フレーム検出部（８）が所定
   のフレーム周期を検出した場合に同期状態に復帰するこ
   とを特徴とする請求項１記載の高速フレーム付信号の同
   期方式。