DE3850067T2

DE3850067T2 - Demultiplexeranordnung.

Info

Publication number: DE3850067T2
Application number: DE3850067T
Authority: DE
Inventors: Kazuo Iguchi; Shinji Ohta; Tetsuo Soejima; Toshiaki Watanabe
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1987-12-14
Filing date: 1988-12-13
Publication date: 1994-10-27
Anticipated expiration: 2008-12-14
Also published as: JPH0622359B2; US4920535A; EP0320882A2; DE3850067D1; EP0320882B1; CA1298420C; JPH01157138A; EP0320882A3

Description

Die vorliegende Erfindung bezieht sich auf in digitaler Kommunikation verwendetes Demultiplexersystem und insbesondere auf Rahmensynchronisation, die zur Verwendung in einem Bytemultiplexsystem geeignet ist.
Digitale Nachrichtensysteme verwenden Bytemultiplexübertragung, um die Übertragungsrate über einen Übertragungspfad zu erhöhen, und somit die Kommunikationseffizienz zu verbessern.
Ein Bytemultiplexübertragungssystem wird in dem Empfehlungsentwurf G 708 des CCITT (COM XVIII-R 33-E) vorgeschlagen.
Fig. 1 erläutert das Multiplexen-Demultiplexen einer Vielzahl von Kanälen in dem bekannten Bytemultiplexübertragungssystem. In Fig. 1 werden eine Vielzahl von 8 Bit Rahmenbytes F1 über Kanäle C1-C4 in einen Multiplexer 10 mit einer Basisgeschwindigkeit eingegeben. Die Rahmenbytes werden von dem Multiplexer 10 gemultiplext und als Byte-gemultiplexte Daten 5 mit beispielsweise der vierfachen Basisgeschwindigkeit übertragen. Die Rahmenbytes F1 entsprechend den Kanälen C1-C4 (genannt Rahmen) werden von einem Demultiplexer 20 empfangen.
In einem Bytemultiplexübertragungssystem, wie in Fig. 1 gezeigt, ist es wünschenswert, die Erfassung und Synchronisation eines Rahmenmusters eines Rahmens zu vereinfachen, um effektives und wirksames Demultiplexen sicherzustellen.
Fig. 2 erläutert Daten in einem Übertragungsformat, wie es über eine Übertragungsleitung übertragen wird. In dem Format der Fig. 2 umfaßt ein Rahmen 4 Datenbytes. Fig. 2 erläutert zwei Rahmen, wobei der erste Bytes F1 umfaßt und der zweite Bytes F2. Bezugszeichen C1 bis C4 bezeichnen Kanäle C1 bis C4; ID bezeichnet Identifikationsbytes zum Identifizieren der Kanalzahlen und D bezeichnet Datenbytes, wobei jedes Datenbyte 8 Bits umfaßt. Für Übertragungssysteme, welche dieses Datenübertragungsformat verwenden, sind wenigstens zwei Verfahren der Rahmenmustererfassung und des Demultiplexens bekannt.
Bezugnehmend auf Fig. 3A wird Rahmenmustererfassung periodisch durchgeführt. Ein Rahmenmuster, welches Rahmen F1 und F2 umfaßt, wird erfaßt. Die Erfassung wird jedes vierte Byte einmal zur durch die Pfeile angezeigten Zeit durchgeführt, welche zu Kanal C1 korrespondieren. Die Erfassung jedes vierten Bytes ergibt ein Referenzbyte, welches verwendet wird, eine Rahmensynchronisation herzustellen. Danach wird die Kanalnummer mittels des Identifikationsbytes ID identifiziert, und die Bytes werden mit ihren jeweiligen Kanälen in Einklang gebracht und zu derselben Sequenz zurückgegeben, wie sie vor dem Multiplexen existierten.
In dem in Fig. 3A dargestellten Rahmenmuster müssen nur die Bytes des Kanals C1 erfaßt werden, um eine Rahmensynchronisation herzustellen. Deshalb muß der zur Rahmenmustererfassung unter Verwendung des Rahmenmusters der Fig. 3A erforderliche Schaltkreis nicht sehr komplex sein. Jedoch muß die Kanalnummernsequenz für den Multiplexer mit dem Identifkationsbyte ID identifiziert werden, so daß der Demultiplexer die Daten in der geeigneten Sequenz ausgeben kann. Dieses erfordert zusätzliche Hardware, welche den Schaltkreis verkompliziert. Der Demultiplex-Vorgang wird verzögert, weil die Bytes auf die zutreffenden Kanäle nicht wieder verteilt werden können, bis das ID-Byte erfaßt und verwendet wird, ein Rahmenbyte mit seinem richtigen Kanal zu korrelieren.
Bezugnehmend auf Fig. 3B werden alle Rahmenbytes gleichzeitig erfaßt. Rahmensynchronisation und Identifikation von Kanalnummern wird gleichzeitig durchgeführt durch Erfassen aller Bytes von Rahmen F1 und F2 von Kanälen C1-C4 zu einer Zeit von dem in Fig. 2 dargestellten Übertragungsformat.
In dem in Fig. 3B dargestellten Rahmenmuster müssen alle der gemultiplexten Rahmenmuster erfaßt werden. Demgemäß wird das Identifikationsbyte ID nicht benötigt. Weil jedoch alle Bytes während des Mustererfassungsvorgangs geprüft werden müssen (beispielsweise muß eine Erfassung durchgeführt werden für insgesamt 64 Bits (8 Bits·8 Bytes)), ist der Schaltkreis für den Erfassungsschaltkreis sehr kompliziert und die Geschwindigkeit wird wegen der Zeit, die erforderlich ist, um alle der Bits zu erfassen, verringert.
Es ist eine Aufgabe der vorliegenden Erfindung, ein Demultiplexersystem vorzusehen, welches nicht separate Identifikationsbytes zusätzlich zu einem Rahmensynchronisationsmuster erfordert, um die Multiplexsequenz eines jeden Kanals eines gemultiplexten Signals zu identifizieren.
Es ist eine andere Aufgabe der vorliegenden Erfindung, ein Demultiplexersystem vorzusehen, welches in der Lage ist, als kleiner, vereinfachter Mustererfassungsschaltkreis ausgeführt zu werden.
Gemäß der vorliegenden Erfindung ist ein Demultiplexer vorgesehen zum Demultiplexen von Rahmen einschließlich Rahmenbytes, wobei der Demultiplexer umfaßt:
Umwandlungseinrichtungen zum Empfangen und Umwandeln von seriell gemultiplexten Rahmenbytes in parallel gemultiplexte Rahmenbytes; und
Auswahleinrichtungen zum Anordnen der Rahmenbytes auf der Grundlage eines Auswahlsignals, gekennzeichnet durch Mustererfassungseinrichtungen zum Erfassen eines vorbestimmten Rahmenmusters, welches ein letztes Rahmenbyte eines ersten Rahmens und ein erstes Rahmenbyte eines nachfolgenden Rahmens umfaßt; und
Rahmensynchronisationseinrichtungen zum Erzeugen des Auswahlsignals, welches die Erfassung des letzten Rahmenbytes des ersten Rahmens gleichzeitig mit der Erfassung des vorbestimmten Rahmenmusters anzeigt.
Diese und andere Aufgaben und Vorteile, die im folgenden deutlich werden, liegen in den Details der Konstruktion und Arbeitsweise, wie im folgenden beschrieben und beansprucht wird, wobei auf die begleitenden Zeichnungen, die hiervon einen Teil bilden, Bezug genommen wird, in welchen gleiche Bezugsziffern sich durchgehend auf gleiche Teile beziehen, und welche zeigen:
Fig. 1 ist ein Blockdiagramm eines Bytemultiplexübertragungssystems;
Fig. 2 erläutert Daten in einem Übertragungsformat, wie es über eine Übertragungsleitung übertragen wird;
Fig. 3A und 3B erläutern von Demultiplexerschalkreisen des Standes der Technik verwendete Rahmenmuster;
Fig. 4 erläutert zwei Rahmen von von der vorliegenden Erfindung verwendeten Rahmenbytes;
Fig. 5 ist ein Blockdiagramm eines bevorzugten Ausführungsbeispiels der vorliegenden Erfindung; und
Fig. 6 ist ein detaillierteres Blockdiagramm des Ausführungsbeispiels der Fig. 5.
Gemäß der vorliegenden Erfindung wird ein Byte-gemultiplextes Rahmenbytes umfassendes Eingangssignal in parallele Rahmenbytes umgewandelt und wird einer Mustererfassung unterworfen.
Fig. 4 erläutert zwei Rahmen von Rahmenbytes, die von der vorliegenden Erfindung verwendet werden. Mit dem Datenmuster der Fig. 4 kann Rahmenmustererfassung jedes erste und vierte Rahmenbyte durchgeführt werden, d. h. für den letzten Kanal (C4) eines Rahmens, der die Kanäle C1-C4 entsprechend den Rahmenbytes F1 umfaßt, und den ersten Kanal (C1) des nächsten, folgenden Blocks, welcher die Kanäle C1-C4 entsprechend den Rahmenbytes F2 umfaßt.
Bezugnehmend auf Fig. 4 erfaßt die vorliegende Erfindung die zwei mit A bezeichneten Rahmenbytes. Diese zwei Rahmenbytes repräsentieren ein vorbestimmtes Rahmenmuster. In dem Demultiplexersystem der vorliegenden Erfindung wird eine Erfassung des vorbestimmten Rahmenmusters gleichzeitig mit einer Erzeugung eines Auswahlsignals (SEL) durchgeführt. Das Auswahlsignal SEL zeigt eine Erfassung des Rahmenbytes entsprechend dem letzten Kanal C4 des vorangehenden Rahmens an.
Weil die Mustererfassung nur für das vorbestimmte Rahmenmuster durchgeführt wird, braucht ein Mustererfassungsschaltkreis nicht komplex zu sein, weil das vorbestimmte Rahmenmuster nur zwei Rahmenbytes ist. Das vorbestimmte Rahmenmuster ist nicht auf das hier erörterte 2- Byte-Muster beschränkt. Das in Fig. 3A gezeigte Identifikationsbyte ID wird mit der vorliegenden Erfindung nicht benötigt, weil die Position der individuellen Kanäle (z. B. die Position des Kanals C4 in Fig. 4) für (d. h. von Bytes) gleichzeitig mit einer Erfassung des vorbestimmten Rahmenmusters erfaßt wird.
Fig. 5 und 6 sind ein allgemeines Blockdiagramm bzw. ein detaillierteres Blockdiagramm eines Ausführungsbeispiels der vorliegenden Erfindung und zeigen eine Rahmenmustererfassung und einen Rahmensynchronisationsschaltkreis, welcher das in Fig. 4 dargestellte Datenmuster verwendet. In Fig. 5 und 6 kann ein Seriell/Parallel-(S/P) Konverter 30 beispielsweise ein Schieberegister umfassen. Der Seriell/Parallel-Konverter 30 wandelt die Byte-gemultiplexten Rahmenbytes (serielle Daten) in 32 Bit parallele Rahmenbytes um. In dem in Fig. 5 gezeigten Ausführungsbeispiel funktioniert der Seriell/Parallel-Konverter 30 als eine Umwandlungseinrichtung. Der Musterdetektor 50 kann beispielsweise einen Komparator 52 und ein Rahmensynchronisationsmusterregister 54 (Fig. 6) umfassen. In dem in Fig. 6 gezeigten Ausführungsbeispiel arbeiten der Komparator 52 und das Rahmensynchronisationsmusterregister 54 als eine Mustererfassungseinrichtung. Bezugnehmend auf Fig. 6 vergleicht der Komparator 52 von dem Seriell/Parallel- Konverter 30 ausgegebene 16 Bit (2 Byte) Gruppen mit Daten, welche das in dem Rahmensynchronisationsmusterregister 54 gespeicherte, vorbestimmte Rahmenmuster darstellen. Wenn der Musterdetektor 50 die das vorbestimmte Rahmenmuster (durch A in Fig. 4 angedeutet) bildenden, zwei Bytes von F1 und F2 von den parallelen Daten, die von dem Seriell/Parallel-Konverter 30 ausgegeben werden, erfaßt, gibt er ein Erfassungssignal aus (z. B. eine logische "1").
Der Rahmensynchronisationsschaltkreis 60 schließt einen Zähler 61 ein, welcher auf Empfang des Erfassungssignals hin zu zählen beginnt, und weiterzählt, bis er einen Zählerstand gleich der Anzahl von Bytes in einem Rahmen erreicht (in dem Datenmuster der Fig. 4 beträgt der Zählerstand 4). Diese Anzahl von Zählungen wird eine Rahmenzählsequenz (FCS) genannt. Dann stoppt der Zähler 61 das Zählen, bis ein anderes Erfassungssignal empfangen wird. Wenn das Muster wieder erfaßt wird, beginnt der Zähler 61 wieder zu zählen und stoppt nach dem Zählen einer FCS.
Nach jeder FCS gibt der Decoder 62 ein FCS-Signal aus, welches in ein Schieberegister 65 eingegeben wird. Das FCS- Signal zeigt an, daß eine FCS abgeschlossen wurde. Mit jedem FCS-Signal schaltet einer der Ausgänge des Schieberegisters 65 von einem ersten Logikzustand in einen zweiten Logikzustand (z. B. von logisch "0" nach logisch "1"). Nachdem eine vorbestimmte FCS-Schwellwertzahl erreicht ist (beispielsweise 7), werden alle Ausgänge des Schieberegisters 65 logisch 1, was ein UND-Gatter 66 veranlaßt, eine logische "1" an ein Flip-Flop 69 auszugeben. Dieses setzt das Flip- Flop 69 und bewirkt, daß es ein SYNC-Signal ausgibt. Der Zähler 61 empfängt das SYNC-Signal über ein ODER-Gatter 64, was bewirkt, daß der Zähler 61 das Zählen fortsetzt, selbst wenn Erfassungssignale nicht empfangen werden. Dieses ist bekannt als Rückwärtsschutz (backward protection) oder Rückwärtsfehleranalyse (backword error analysis).
Einmal synchronisiert, fährt der Demultiplexer 20 fort, die eingegebenen, gemultiplexten Daten zu überwachen, unter Verwendung von Vorwärtsschutz (forward protection) oder Vorwärtsfehleranalyse (forward error analysis), was im folgenden beschrieben wird. Wenn das Rahmenmuster eine vorbestimmte Schwellwert-Anzahl von Malen (genannt "keine Erfassung" oder ND-Schwellwertzahl) erfaßt wird, schalten alle Ausgänge des Schieberegisters 65 in den ersten logischen Zustand, beispielsweise logisch "0". Diese Ausgaben werden über Inverter 68 invertiert und an UND-Gatter 67 eingegeben. Das UND-Gatter 67 gibt beispielsweise eine logische "1" aus, was Flip-Flop 69 rücksetzt; und bewirkt, daß der Zähler 61 zurückkehrt zum Zählen nur auf Empfang eines Erfassungssignals hin. Dieses setzt sich fort, bis die FCS- Schwellwertzahl wieder einmal erreicht wird. Somit stellt die Vorwärts- und Rückwärtsfehleranalyse sicher, daß die Mustererfassung vor dem Synchronisieren akurat ist, und bewirkt ebenfalls, daß der Demultiplexer 20 versucht, auf einen Synchronisationsverlust hin zu resynchronisieren.
Wie oben bemerkt, wird ein Auswahlsignal SEL gleichzeitig mit der Erfassung des vorbestimmten Rahmenmusters erzeugt. Das Auswahlsignal SEL zeigt die Erfassung des Rahmenbytes entsprechend dem letzten Kanal C4 des vorangehenden Rahmens an. Ein Decoder 63 erfaßt die Taktzeitgeberanzeige, von Takt 25, des letzten Bytes eines FCS (in diesem Beispiel das vierte Byte). Dieses Byte entspricht dem Kanal C4. Der Decoer 36 gibt ein SEL-Signal an den Auswähler 40, welcher beispielsweise einen Verriegelungsschaltkreis umfassen kann. Der Auswähler 40 arbeitet als Auswahleinrichtung. Der Decoder 63 bewirkt über das SEL-Signal, daß der Selektor 40 die gemultiplexten Daten dem richtigen Kanal zuordnet und dementsprechend ausgibt.
In dem Ausführungsbeispiel der Fig. 6 arbeitet das Schieberegister 65, die UND-Gatter 66 und 67, Inverter 68 und Flip-Flop 69 als eine Einrichtung zum Ausgeben eines Signals, welches anzeigt, daß eine vorbestimmte Anzahl von FCS- Signalen von dem Decoder 62 ausgegeben worden sind, und zum Ausgeben des SYNC-Signals. Diese Ausgabeeinrichtungen kombiniert mit dem Zähler 61, ODER-Gattern 64 und Decodern 62 und 63 arbeiten als eine Rahmensynchronisationseinrichtung. Wenn die vorbestimmte Anzahl von Schutzstufen aquiriert sind (d. h. wenn der FCS-Schwellwert erreicht ist), wird das SYNC- Signal an einen (nicht gezeigten) Synchronisationsanschluß gesendet, welcher anzeigt, daß Synchronisation vorliegt. Darüber hinaus wird das den letzten Kanal, beispielsweise C4 anzeigende SEL-Signal erzeugt. Auswähler 40 gibt die Daten der Kanäle C1-C4 an ihre bezeichneten Ausgabeleitungen als 8 Bit parallele Signale aus, durch Auswählen solcher Daten in Übereinstimmung mit dem SEL-Signal von dem Signal, welches parallel in dem Seriell/Parallel-Konverter 30 entwickelt wird.
Wie oben erläutert, wird das vorbestimmte Rahmenmuster, welches das letzte Rahmenbyte von einem Rahmen und das erste Rahmenbyte eines folgenden Rahmens umfaßt, erfaßt, wie in dem Beispiel der Fig. 4. Dieses vereinfacht den Schaltkreis zur Mustererfassung. Weil ferner die Position des Kanals C4 mittels dieser vorbestimmten Rahmenmustererfassung erkannt werden kann, ist es nicht nötig, ein separates Identifikationsbyte ID zu verwenden, um die Kanalnummern zu identifizieren, wie im in Fig. 3 gezeigten Stand der Technik.
Das System der vorliegenden Erfindung ist nicht nur auf den Fall beschränkt, daß das Rahmenmuster aus zwei Bytes besteht, und kann durch drei oder mehr Bytes gebildet werden. In diesem Fall kann die Rahmensynchronisation mittels jeweiliger Mustererfassung an den zwei oder mehr Grenzen gesetzt werden.
Die vielen Merkmale und Vorteile der Erfindung sind aus der detaillierten Spezifikation deutlich, und somit wird mittels der beigefügten Ansprüche beabsichtigt, alle solche Merkmale und Vorteile der Erfindung abzudecken, welche in den Umfang der Erfindung fallen. Weil ferner zahlreiche Modifikationen und Veränderungen sich für den Fachmann ergeben, ist es nicht erwünscht, die Erfindung auf den exakten, dargestellten und beschriebenen Aufbau zu beschränken, und demgemäß sollen alle geeigneten Modifikationen und Äquivalente, auf die zurückgegriffen werden kann, unter den Umfang der Erfindung, wie in den beigefügten Ansprüchen definiert, fallen.

Claims

1. Demultiplexersystem zum Demultiplexen von Rahmen einschließlich Rahmenbytes, mit

Umwandlungseinrichtungen (30) zum Empfangen und Umwandeln von seriell gemultiplexten Rahmenbytes in parallel gemultiplexte Rahmenbytes; und

Auswahleinrichtungen (40) zum Anordnen der Rahmenbytes auf der Grundlage eines Auswahlsignals, gekennzeichnet durch:

Mustererfassungseinrichtungen (50) zum Erfassen eines vorbestimmten Rahmenmusters, welches ein letztes Rahmenbyte eines ersten Rahmens und ein erstes Rahmenbyte eines folgenden Rahmens umfaßt; und

Rahmensynchronisationseinrichtungen (60) zum Erzeugen des die Erfassung des letzten Rahmenbytes des ersten Rahmens gleichzeitig mit der Erfassung des vorbestimmten Rahmenmusters anzeigenden Auswahlsignals.

2. Demultiplexersystem nach Anspruch 1, dadurch gekennzeichnet, daß die Mustererfassungseinrichtung (50) umfaßt:

Rahmensynchronisationsmustervorrichtungen (54) zum Speichern von das vorbestimmte Rahmenmuster darstellenden Daten; und

Vergleichseinrichtungen (52), gekoppelt mit den Umwandlungseinrichtungen (30) und mit den Rahmensynchronisationsmustereinrichtungen (54), um die das vorbestimmte Rahmenmuster darstellenden Daten mit empfangenen Rahmenbytes zu vergleichen, um das vorbestimmte Rahmenmuster zu erfassen, und um ein Erfassungssignal auf den Vergleich hin auszugeben.

3. Demultiplexersystem nach Anspruch 2, dadurch gekennzeichnet, daß die Vergleichseinrichtung (52) Einrichtungen zum Liefern des Erfassungssignals einschließt, wenn die empfangenen Rahmenbytes mit das vorbestimmte Rahmenmuster darstellenden Daten zusammenfallen.

4. Demultiplexersystem nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß die Rahmensynchronisationseinrichtung (60) umfaßt:

Zähleinrichtungen (61) zum Zählen von Rahmenbytes auf das Erfassungssignal hin; und

erste Decodiereinrichtungen (62) zum Ausgeben eines ersten Signals jedesmal, wenn die Zähleinrichtung eine Anzahl von Rahmenbytes gleich einem Rahmen zählt.

5. Demultiplexersystem nach Anspruch 4, dadurch gekennzeichnet, daß die Zähleinrichtung (61) einschließt:

Einrichtungen zum Zählen von Rahmenbytes auf ein Synchronisationssignal hin, und daß die Rahmensynchronisationseinrichtung ferner umfaßt:

Einrichtungen (64) zum Ausgeben eines Signals, welches anzeigt, daß eine vorbestimmte Anzahl der ersten Signale von den ersten Decodiereinrichtungen (62) ausgegeben worden sind, und zum Erzeugen des Synchronisationssignals; und

zweite Decodiereinrichtungen (63) zum Erfassen eines vorbestimmten Bytes des Rahmenmusters und zum Ausgeben des Auswahlsignals.

6. Demultiplexersystem nach Anspruch 5, dadurch gekennzeichnet, daß die Rahmensynchronisationseinrichtung (60) ferner einschließt

mit den ersten Decodiereinrichtungen (62) und den Vergleichseinrichtungen (52) gekoppelte Schieberegistereinrichtungen (65), um ein zweites Signal auszugeben, welches anzeigt, daß eine vorbestimmte Anzahl der ersten Signale von den ersten Decodiereinrichtungen (62) ausgegeben worden sind; und

Flip-Flop-Schaltkreiseinrichtungen (69), gekoppelt mit den Schieberegistereinrichtungen (65) und den Vergleichseinrichtungen (52), um das Synchronisationssignal auf der Grundlage des zweiten Signals aus zugeben.

7. Demultiplexersystem nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die Umwandlungseinrichtung (30) ein Schieberegister umfaßt.

8. Demultiplexersystem nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die Auswahleinrichtung (40) einen Verriegelungsschaltkreis umfaßt.