DE68926630T2

DE68926630T2 - Verfahren und Vorrichtung zur Rahmensynchronisierung

Info

Publication number: DE68926630T2
Application number: DE68926630T
Authority: DE
Inventors: Kazuo Iguchi; Tetsuo Soejima; Toshiaki Watanabe
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-03-14
Filing date: 1989-03-14
Publication date: 1996-11-28
Anticipated expiration: 2009-03-15
Also published as: JPH01233845A; US4984238A; CA1304844C; DE68926630D1; EP0333122B1; JPH0828691B2; EP0333122A3; EP0333122A2

Description

HINTERGRUND DER ERFINDUNG

1. Gebiet der Erfindung

Die vorliegende Erfindung bezieht sich auf ein Verfahren und eine Vorrichtung zur Rahmensynchronisation bei Datenübertragung. Das Verfahren und die Vorrichtung gemäß der vorliegenden Erfindung werden für Hochgeschwindigkeitsübertragung von PCM-signalen in einem Datenkommunikationsnetzwerk verwendet.

2. Beschreibung des technischen Hintergrundes

In einem Rahmensynchronisationsverfahren wird die Erfassung der Rahmensynchronisation durch sukzessives Verschieben des Rahmensynchronisationsmusters um einen Taktzyklus durchgeführt. Demgemäß sollte beispielsweise die Erfassung und die Identifikation des Rahmensynchronisationsmusters im Fall, daß drei Datengruppen von 50 Mbps dreifach gemultiplext sind, um Daten mit 150 Mbps zu bilden, innerhalb einer Taktperiode von 150 Mbps durchgeführt werden. In solch einer kurzen Dauer, d.h. bei so einer hohen Geschwindigkeit, ist es schwierig, Rahmensynchronisationsmustererfassung zuverlässig durchzuführen.
Um die Geschwindigkeitsanforderung des Vorgangs zu reduzieren, kann ein anderes Verfahren in Betracht gezogen werden, in welchem ein Verriegelungsabschnitt, ein paralleler Synchronisationserfassungsabschnitt und ein Datenseparierungsabschnitt vorgesehen sind. Weil bei diesem Verfahren die Daten in acht Gruppen paralleler Daten umgewandelt werden, die alle 8 Bit verriegelt werden, und die Erfassung eines Rahmensynchronisationsmusters pro Verriegelungsperiode durchgeführt wird, ist die Geschwindigkeitsanforderung des Vorgangs im Vergleich mit dem zuerst erwähnten Verfahren auf ein Achtel reduziert.
Weil jedoch die Anzahl von Rahmensynchronisationsmuster- Erfassungsabschnitten der Anzahl von Rahmensynchronisationsmustern für das Multiplexen entsprechen muß, werden die Schaltkreise der Vorrichtung groß und kompliziert. Solch ein Anwachsen des Umfangs und der Komplexität der Schaltkreise der Vorrichtung ist nachteilig.
Aus US-A-3 909 541 ist eine Niedergeschwindigkeits- Rahmenanordnung für einen digitalen Hochgeschwindigkeitsbitstrom bekannt. Der digitale Hochgeschwindigkeitsbitstrom umfaßt Information von einer Vielzahl von gemultiplexten Kanälen und Rahmenbits. Der Bitstrom wird bedingungslos in eine Anzahl von Bitströmen niedriger Geschwindigkeit unterteilt. Die Bitströme niedriger Geschwindigkeit werden konditional geteilt, eine neue Gruppe von Bitströmen zu bilden, und die neuen Bitsträme werden von einem Rahmendetektor untersucht. Der Rahmendetektor verschiebt die Zeitvorgabe der konditionalen Unterteilung in bezug auf die niedrigeren Bitsträme, bis ein vorbestimmtes Rahmenmuster in den neuen Bitströmen auftritt.
Aus JP-A-61-49533 ist ein Zeitteilungsmultiplex- Kommunikationssystem bekannt, in welchem ein gemeinsames Synchronisationssignal und ein Adreßsignal eines jeden Kanals den vielen Kanälen hinzugefügt sind, und demgemäß Zeitteilungsmultiplexen der digitalen Signale durchgeführt wird.
Aus US-A-4 602 367 ist ein Verfahren zum Rahmen und Demultiplexen von gemultiplixten, digitalen Daten bekannt, einschließlich der Schritte des Aufsplittens von gemultiplexten Daten in n separate Datenkanäle, welche eine vorbestimmte zirkulare Permutationsbeziehung aufweisen; Erfassen der Kanalidentität eines der n Datenkanäle; zeitliches Verzögern von Datenbits von einigen n-1 der Datenkanäle gemäß einem vorbestimmten Algorithmus, wenn die Identität des Erfassenkanals eine andere als ein gegebener Kanal ist; und Umleiten der Kanäle als Ausgabe, um einen Satz von zeitsynchronisierten, parallelen Ausgangsbits bereitzustellen, während die vorbestimmte, zirkulare Permutationsbeziehung beibehalten wird.
Aus US-A-4 802 192 (entsprechend JP-A-62 188 446, veröffentlicht am 18.08.1987) ist ein Schaltkreis zum Erfassen eines Synchronisationsmusters von einer Codereihe bekannt, welche einen Synchronisationscode enthält, in welchem der Synchronisationscode-Erfassungsschaltkreis Unterteilungseinrichtungen einschließt, um eine ursprüngliche Codereihe, welche einen Synchronisationscode enthält, in eine Codereihe zu unterteilen, mit der Anzahl n, mit einer Bitrate von l/n derjenigen der ursprünglichen Codereihe, wobei n positiv ganzzahlig ist; Verzögerungseinrichtungen zum Verzögern einer Codereihe mit der Anzahl (n-m), wobei m positiv ganzzahlig im Bereich von 1 bis m ist, aus den
Codereihen der Anzahl m, die von den Teilungseinrichtungen geliefert werden, jeweils für eine Zeit äquivalent einem Zeitschlitz der Bitrate 1/n; und Synchronisationsmuster- Erfassungseinrichtungen zum Erfassen eines Musters entsprechend irgendeinem der Synchronisationsmuster von m Arten, die erhalten werden durch Rotieren eines ursprünglichen Synchronisationsmusters.

ZUSAMMENFASSUNG DER ERFINDUNG

Es ist eine Aufgabe der vorliegenden Erfindung, ein verbessertes Verfahren und eine verbesserte Vorrichtung zum Durchführen von Rahmensynchronisation vorzusehen, in welchen die Erfassung eines Rahmensynchronisationssignals niedriger Geschwindigkeit ermöglicht wird, ohne den Umfang und die Komplexität des Schaltkreises der Vorrichtung zu vergrößern.
Gemäß der vorliegenden Erfindung ist ein Rahmensynchronisationsverfahren vorgesehen, mit den Schritten:
- Empfangen eines seriellen Bitstroms einschließlich Rahmensynchronisationssignalen, Rahmenidentifikationssignalen und Daten, die seriell über eine Übertragungsleitung in einer n-fach gemultiplexten, vorbestimmten, sequentiellen Beziehung übertragen werden, so daß n identische Rahmensynchronisationssignale n gemultiplexter Kanäle von n-Rahmenidentifikationssignalen gefolgt werden, welchen Daten folgen, wobei jedes Rahmensynchronisationssignal und jedes Rahmenidentifikationssignal dieselbe vorbestimmte Anzahl von Bits umfaßt;
- Umwandeln des empfangenen, seriellen Bitstroms mittels Umwandlungseinrichtungen in einen Signalstrom;
- Auswählen und Verriegeln eines Signals des Signalstroms;
- Durchführen von Synchronisationserfassung des ausgewählten Signals durch Vergleichen des ausgewählten Signals mit parallelen Mustern des Rahmensynchronisationssignals, wobei jedes Muster um einen Taktzyklus verschoben ist;
- falls der Vergleich eine Identität des ausgewählten Signals mit einem der parallelen Muster anzeigt, Auswählen des zugehörigen Rahmenidentifikationssignals aus dem seriellen Bitstrom auf der Grundlage des bestimmten Musters und der vorbestimmten, sequentiellen Beziehung;
- Ableiten eines Synchronisationssignals von dem ausgewählten Rahmenidentifikationssignal und dem bestimmten Muster.

KURZBESCHREIBUNG DER ZEICHNUNGEN

In den Zeichnungen zeigt
Fig. 1 ein in der Form eines Rahmens empfangenes Datenmuster in einem gemultiplexten Signalübertragungssystem;
Fig. 2 zeigt die fundamentale Struktur eines gemultiplexten Signalübertragungssystems;
Fig. 3 zeigt die Muster eines Übertragungssignals vor und nach dem Multiplexen;
Fig. 4 zeigt eine Vorrichtung des Standes der Technik zum Durchführen von Rahmensynchronisation;
Fig. 5 erläutert den Betrieb der Vorrichtung des Standes der Technik der Fig. 4;
Fig. 6 zeigt eine Vorrichtung zum Durchführen von Rahmensynchronisation gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
Fig. 7 erläutert den Betrieb der Vorrichtung der Fig. 6;
Fig. 8 erläutert den Vorgang der Synchronisationserfassung in der Vorrichtung der Fig. 6;
Fig. 9 zeigt eine Vorrichtung zum Durchführen der Synchronisationserfassung in der Vorrichtung der Fig. 6; und
Fig. 10 erläutert die Erfassung der Rahmenidentifikationsinformation.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE

Vor der Beschreibung eines bevorzugten Ausführungsbeispiels der vorliegenden Erfindung wird unter Bezugnahme auf die Fig. 1, 2 und 3 die generelle Struktur von Signalen erläutert, die in einem gemultiplexten Signalübertragungssystem empfangen werden, und es wird unter
Bezugnahme auf Fig. 4 eine Vorrichtung des Standes der Technik bis zum Durchführen von Rahmensynchronisation in einem gemultiplexten Signalübertragungssystem erläutert. Der Betrieb der Vorrichtung des Standes der Technik der Fig. 4 wird unter Bezugnahme auf Fig. 5 erläutert.
In einem Hochgeschwindigkeits-Übertragungsnetzwerk, welches beispielsweise für PCM-Kommunikation verwendet wird, müssen eine Vielzahl von Informationen in der Form von Rahmen übertragen werden, wie in Fig. 1 gezeigt ist. Jeder dieser Informationsrahmen ist gebildet erstens aus einem Rahmensynchronisationssignal FS, zweitens einem Rahmenidentifikationssignal ID, und der Rest sind Daten. Daten Nr. 1, Nr. 2, ... Nr. n durch Kanäle Nr. 1, Nr. 2, ..., Nr. n werden auf der Senderseite (Fig. 2 und 3) in dem Multiplexer 1 gemultiplext, und die gemultiplexten Daten werden über die Übertragungsleitung 2 an den Demultiplexer 6' auf der Empfängerseite übertragen. In dem Demultiplexer 6' werden die empfangenen, gemultiplexten Daten demultiplext, um in Daten Nr. 1, Nr. 2, ..., Nr. n für die Kanalnummern 1 bis n separiert zu werden. Für die Identifikation der jeweiligen der Daten Nr. 1, Nr. 2, ..., Nr. n werden ein Byterahmensynchronisationssignal FS und ein Rahmenidentifikationssignal ID am Anfang der jeweiligen der Daten Nr. 1, Nr. 2, ..., Nr. n plaziert. In der Vorrichtung der Fig. 4 nach dem Stand der Technik sind eine Rahmensynchronisations-Verarbeitungseinheit 7 einschließlich eines Seriell-nach-Parallel-Umwandlungsabschnittes 71 vorgesehen, ein Rahmensynchronisationsmuster- Erfassungsabschnitt 72, ein Zähler 73, ein Synchronisationsüberwachungsabschnitt 74 und ein UND-Gatter 75, sowie eine Datenseparierungseinheit 8 einschließlich einer Seriell-nach-Parallel-Umwandlungseinheit 81, ein Verriegler 82 und ein Decoder 83.
Wie in Fig. 5 gezeigt, werden die empfangenen, seriellen Daten in dem Seriell-nach-Parallel-Umwandlungsabschnitt 71 in parallele Daten umgewandelt, und die umgewandelten, parallelen Daten werden an den Rahmensynchronisationsmuster- Erfassungsabschnitt 72 geliefert. In dem Rahmensynchronisationsmuster-Erfassungsabschnitt 72 wird ein Verschiebevorgang sukzessive um einen Taktzyklus durchgeführt. Aufgrund dieses Verschiebevorganges muß eine Koinzidenz der Rahmensynchronisation in einer Phase der Verschiebung auftreten, so daß die Erfassung von Rahmensynchronisation durchgeführt werden kann.
Wenn Rahmensynchronisation erfaßt wird, wird ein Koinzidenzimpuls von dem Rahmensynchronisationsmuster- Erfassungsabschnitt 72 an den Synchronisationsüberachungsabschnitt 74 geliefert, um die Zuverlässigkeit der Synchronisationserfassung sicherzustellen. Nach der Erfassung einer vorbestimmten Anzahl von Komzidenzimpulsen liefert der Synchronisations- Überwachungsabschnitt 74 ein Ausgangssignal an das UND-Gatter 75. Das UND-Gatter 75, welches das Ausgangssignal des Synchronisations-Überwachungsabschnittes 74 und den Koinzidenzimpuls von dem Rahmensynchronisationsmuster- Erfassungsabschnitt empfängt, liefert ein Rücksetzsignal an den Zähler 73. Der Zähler 73 wird mit diesem Rücksetzsignal als Zeitvorgabe des Beginns der Rahmensynchronisation betrieben. Die Information des Beginns der Rahmensynchronisation wird von dem Zähler 73 an den Decoder 83 der Datenseparierungseinheit 8 geliefert. In dem Decoder 83 wird die Verriegelungszeitgabe des Verrieglers 82 basierend auf Information des Beginns der Rahmensynchronisation und dem Rahmenidentifikationssignal von der Übertragungsleitung 2 bestimmt. Somit wird in dem Verriegler 82 die Separierung der empfangenen Daten in den Kanal Nr. 1, Nr. 2, .4., Nr. n durchgeführt.
Eine Vorrichtung zum Durchführen von Rahmensynchronisation gemäß einem Ausführungsbeispiel der vorliegenden Erfindung ist in Fig. 6 gezeigt. Die Vorrichtung der Fig. 6 schließt eine Verriegelungseinheit 3 mit einem Seriell-nach-Parallel- Umwandlungsabschnitt 31 ein, einen Verriegler 32 und einen 1/8-Frequenzteilerabschnitt 33, einen Frequenzteiler-durch-n- Abschnitt 4, eine Synchronisationserfassungs- und Steuerungseinheit 5 mit einem Verriegler 51, einen Rahmensynchronisationsmuster-Erfassungsabschnitt 52, einen Rahmenidentifikationsinformations-Erfassungsabschnitt 53 und einen Steuerungs- und Überwachungsabschnitt 54 sowie einen Demultiplexer 6.
In den Seriell-nach-Parallel-Umwandlungsabschnitt 31 werden seriell übertragene, dreifach gemultiplexte Signale in parallele Signale umgewandelt, wie in Fig. 7 dargestellt ist, wobei die Multiplexanzahl n als 3 angenommen wird. Im Verriegler 32 werden Daten in Einheiten von 8 Bit pro 1/8 Frequenzteilung des Taktsignals von dem 1/8- Frequenzteilungsabschnitt 33 verriegelt.
Im Verriegler 51 werden die umgewandelten, parallelen Daten von dem Verriegler 32 des weiteren verriegelt, um parallele Daten zu erzeugen. In dem Rahmensynchronisationsmuster- Erfassungsabschnitt 52 wird eines der FS-Muster als Rahmensynchronisationssignal von einer Sequenz von Signalen erfaßt, die jeweils um ein Bit von dem vorangehenden Signal verschoben sind, das von dem Verriegler 51 geliefert wird. Diese Signalsequenz ist in Fig. 8 dargestellt.
Das erste FS-Muster entspricht Bit 1 bis Bit 8; das zweite Bit 2 bis Bit 9; das dritte Bit 3 bis Bit 10; usw. bis zum achten, welches Bit 8 bis Bit 15 entspricht.
Die Funktion des Rahmensynchronisationsmuster- Erfassungsabschnittes 52 ist in Fig. 9 dargestellt. In der Sequenz der Komparatoren Nr. 1 bis 8 wird die Sequenz von Rahmensynchronisationsmustern FS-1 bis FS-8 mit dem Referenzrahmensynchronisationsmuster verglichen, welches von einem Referenz-FS-Muster-Generationsteil geliefert wird, welches ein Referenz-FS-Muster erzeugt, das aus einer Sequenz von Bit 1, Bit 2, Bit 3, ... gebildet ist, wie in Fig. 8 gezeigt ist. Jeder der Komparatoren erzeugt eine "0"Ausgabe, wenn zwei Eingaben nicht übereinstimmen, erzeugt jedoch eine Ausgabe "1" nur, wenn zwei Eingaben übereinstimmen. Deshalb erzeugt in der Sequenz der Komparatoren Nr. 1 bis 8 nur ein Komparator, welcher dasselbe Rahmensynchronisationsmuster wie das Referenz-FS-Muster empfängt, eine Ausgabe "1", und diese Ausgabe "1" zeigt die Erfassung des fraglichen Rahmensynchronisationsmusters an.
In dem Rahmenidentifikationsinformations-Erfassungsabschnitt 53 wird die Erfassung der Rahmenidentifikationsinformation basierend auf dem erfaßten Rahmensynchronisationsmuster von dem FS-Rahmenerfassungsabschnitt 52 durchgeführt. Wenn die erfaßte Rahmensynchronisation das erste FS ist, folgt das 8-Bit-Rahmenidentifikationssignal ID1 dem erfaßten 8-Bit-FS- Signal, wie in Fig. 10 gezeigt ist.
In dem Steuerungs- und Überwachungsabschnitt 54 wird eine Synchronisationsbestätigung als Synchronisationsüberwachung durch Erfassen einer Wiederholung der Synchronisationserfassungen des Rahmensynchronisationssignals durchgeführt, basierend auf dem FS-Muster-Erfassungssignal von dem FS-Muster-Erfassungsabschnitt 52 und dem Rahmenidentifikationsinformations-Erfassungsabschnitt 53.
Danach wird in dem Steuerungs- und Überwachungsabschnitt 54 ein Verschiebesignal basierend auf der Erfassung in dem FS- Muster-Erfassungsabschnitt 52 erzeugt, und das erzeugte Signal wird an den Frequenzteilungsabschnitt 33 der Verriegelungseinheit 3 geliefert, um die Zeitgabe der Frequenzteilung zu regulieren.
Ebenfalls wird das Steuersignal von dem Steuerungs- und Überwachungsabschnitt 54, welches die Information ist, die den Beginn der Rahmensynchronisation in dem fraglichen Kanal anzeigt, an den 1/n-Frequenzteilungsabschnitt 4 geliefert.
In dem 1/n-Frequenzteilungsabschnitt 4 wird das 1/8frequenzgeteilte Taktsignal des weiteren durch n frequenzgeteilt. Das erzeugte, frequenzgeteilte Taktsignal von dem 1/n-Frequenzteilungsabschnitt 4 wird als Erfassungszeitgabe-Steuersignal an den FS- Mustererfassungsabschnitt 52 und den Rahmenidentifikations- Erfassungsabschnitt 53 geliefert. Ebenfalls wird das von dem 1/n-Frequenzteilungsabschnitt 4 erzeugte, frequenzgeteilte Taktsignal an den Demultiplexer 6 geliefert. Basierend auf diesem frequenzgeteilten Taktsignal von dem 1/n- Frequenzteilungsabschnitt 4 wird die Anfangsposition der Auswahl in dem Demultiplexer 6 bestimmt, und das empfangene Signal wird in vorbestimmte Kanäle Nr. 1 bis Nr. n basierend auf dieser Bestimmung in dem Demultiplexer 6 separiert.
Wie oben beschrieben, werden in der Vorrichtung der Fig. 6 die empfangenen, seriellen Daten in parallele Daten umgewandelt und in Gruppen von 8 Bit verriegelt, 8-Bit- parallele Daten zu bilden. Die Erfassung eines 8-Bit- Rahmensynchronisationsmusters durch Vergleich mit dem Referenzrahmen-Synchronisationsmuster wird mit einer 1/n- frequenzgeteilten Zeitvorgabe durchgeführt. Eine Erfassung der Rahmensynchronisation ist nur im Hinblick auf ein Rahmensynchronisationsmuster erforderlich.
Beispielsweise muß selbst in dem Fall, daß drei Datengruppen von 50 Mbps dreifach gemultiplext werden, um Daten mit 150 Mbps zu bilden, die Erfassung und Identifikation des Rahmensynchronisationsmusters nur innerhalb einer Taktperiode von 50 Mbps durchgeführt werden. Somit ist es möglich, die Rahmensynchronisation mit niedriger Geschwindigkeit zu erfassen, was im Stand der Technik nicht möglich ist. Dieser Vorteil der Vorrichtung der vorliegenden Erfindung wird unabhängig von der Multiplexanzahl n erreicht. Demgemäß wird ein Anwachsen des Umfangs und der Komplexität der in der Vorrichtung involvierten Schaltkreise gemäß der Vorrichtung der vorliegenden Erfindung verhindert, selbst wenn die Multiplexanzahl n vergrößert wird. Deshalb kann gemäß der vorliegenden Erfindung ein praktisches und vorteilhaftes Verfahren und eine praktische und vorteilhafte Vorrichtung bereitgestellt werden.

Claims

1. Rahmensynchronisationsverfahren, mit den Schritten:

- Empfangen eines seriellen Bitstroms einschließlich Rahmensynchronisationssignalen (FS), Rahmenidentifikationssignalen (ID1, 1D2, ..., IDn) und Daten, die seriell über eine Übertragungsleitung in n-fach gemultiplexter, vorbestimmten, sequentieller Beziehung übertragen werden, so daß n identische Rahmensynchronisationssignale von n gemultiplexten Kanälen von n Rahmenidentifikationssignalen gefolgt werden, welchen Daten folgen, wobei jedes Rahmensynchronisationssignal und jedes Rahmenidentifikationssignal dieselbe vorbestimmte Anzahl von Bits umfaßt;

- Umwandeln des empfangenen, seriellen Bitstroms mittels Umwandlungseinrichtungen (31) in einen Signalstrom;

- Auswählen und Verriegeln eines Signals des Signalstroms;

- Durchführen von Synchronisationserfassung des ausgewählten Signals durch Vergleichen des ausgewählten Signals mit parallelen Mustern (FS(1) ...FS(8)) des Rahmensynchronisationssignals, wobei jedes Muster um einen Taktzyklus verschoben ist;

- falls der Vergleich eine Identität des ausgewählten Signals mit einem der parallelen Muster (FS(1) ... FS(8)) anzeigt, Auswählen des zugehörigen Rahmenidentifikationssignals aus dem seriellen Bitstrom auf der Grundlage des bestimmten Musters und der vorbestimmten, sequentiellen Beziehung;

- Ableiten eines Synchronisationssignals von dem ausgewählten Rahmenidentifikationssignal und dem bestimmten Muster.

2. Verfahren nach Anspruch 1, gekennzeichnet durch Durchführen von Synchronisationsbestätigung als Synchronisationsüberwachung durch Erfassen einer Wiederholung von Komzidenzen ausgewählter Signale mit dem Muster.

3. Rahmensynchronisationsvorrichtung zum Durchführen des Verfahrens nach Anspruch 1, mit:

- Verriegelungseinrichtungen (3), die mit der Übertragungsleitung (2) verbunden sind, zum Verriegeln von von einem empfangenen, seriellen Bitstrom umgewandelten Signalen, wobei die Verriegelungseinrichtung (3) einschließt

- einen Seriell-nach-Parallel-Umwandlungsabschnitt (31), einen ersten Verriegelungsabschnitt (32), und einen ersten Frequenzteilungsabschnitt (33) zum Vorsehen eines frequenzgeteilten Taktsignals;

- einen zweiten Frequenzteilungsabschnitt (4), welcher das frequenzgeteilte Taktsignal empfängt, um eine 1/n-Freguenzteilung durchzuführen, um ein Erfassungszeitgabe-Steuerungssignal als Synchronisationssignal zu erzeugen;

- Rahmensynchronisationserfassungs- und Steuerungseinrichtungen (5), die mit den Verriegelungseinrichtungen (3) verbunden sind, einschließlich eines Rahmenmuster- Erfassungsabschnittes (52) und eines Rahmenidentifikations-Erfassungsabschnittes (53), welche beide das Erfassungszeitgabe-Steuersignal von dem zweiten Frequenzteilungsabschnitt (4) empfangen, eines zweiten Verriegelungsabschnittes (51), und eines Steuerungs- und Überwachungsabschnittes (54) zum Erfassen einer Koinzidenz eines verriegelten, parallen Signals mit einem der parallelen Muster (FS(1) ... FS(8)), und im Fall einer Koinzidenz Erzeugen eines zweiten Steuersignals für die ersten und zweiten Frequenzteilungsabschnitte.

4. Rahmensynchronisationsvorrichtung nach Anspruch 3, gekennzeichnet durch Demultiplexereinrichtungen (6) zum Empfangen der Ausgabe des ersten Verriegelungsabschnittes (32) und des Erfassungszeitgabe-Steuerungssignals von dem zweiten Frequenzteilungsabschnitt (4) und Separieren der empfangenen, gemultiplexten Signale in eine Vielzahl von Kanälen.