JP3029886B2 - 混成多重同期方式 - Google Patents
混成多重同期方式Info
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- JP3029886B2 JP3029886B2 JP3182543A JP18254391A JP3029886B2 JP 3029886 B2 JP3029886 B2 JP 3029886B2 JP 3182543 A JP3182543 A JP 3182543A JP 18254391 A JP18254391 A JP 18254391A JP 3029886 B2 JP3029886 B2 JP 3029886B2
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0602—Systems characterised by the synchronising information used
- H04J3/0605—Special codes used as synchronising signal
- H04J3/0608—Detectors therefor, e.g. correlators, state machines
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/16—Time-division multiplex systems in which the time allocation to individual channels within a transmission cycle is variable, e.g. to accommodate varying complexity of signals, to vary number of channels transmitted
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【０００１】
【産業上の利用分野】本発明は混成多重同期方式に係わ
り、特に異なるフレ−ムパタ−ン、異なるフレ−ム長を
有する通信網への接続を自由に行える混成多重同期方式
に関する。データ通信機器は、複数の各種ノ−ド（デー
タ通信機器）から時分割多重通信線路を介して到来する
多数のフレ−ムデータを取り込んで処理するが、各フレ
−ムデータは異なる位相で到来する。このため、データ
通信機器では、所定の処理を実行する前に、同期処理を
しなければならない。
り、特に異なるフレ−ムパタ−ン、異なるフレ−ム長を
有する通信網への接続を自由に行える混成多重同期方式
に関する。データ通信機器は、複数の各種ノ−ド（デー
タ通信機器）から時分割多重通信線路を介して到来する
多数のフレ−ムデータを取り込んで処理するが、各フレ
−ムデータは異なる位相で到来する。このため、データ
通信機器では、所定の処理を実行する前に、同期処理を
しなければならない。
【０００２】［従来の技術］多重同期処理のためには、
図１２に示すように多重同期処理部１１とフレ−ムアラ
イナＲＡＭ１２よりなる多重同期処理装置が知られてい
る。この多重同期処理装置においては、図１３に示すよ
うに１フレ−ム周期ＴをＮ個（例えば６４個）のタイム
スロットＴＳ１〜ＴＳ６４に区分し、各タイムスロット
に６４チャンネルのフレ−ムデータを割り当てる。各デ
ータは８ビットで構成され、第１ビットは同期ビット
（フレ−ムビット）、第８ビットは状態ビット（有効／
無効を示す）、残りがデータである。１フレ−ムを８Ｋ
周期とした場合、フレ−ムデータ（パラレル）は５１２
Ｋの速度を有することになる。
図１２に示すように多重同期処理部１１とフレ−ムアラ
イナＲＡＭ１２よりなる多重同期処理装置が知られてい
る。この多重同期処理装置においては、図１３に示すよ
うに１フレ−ム周期ＴをＮ個（例えば６４個）のタイム
スロットＴＳ１〜ＴＳ６４に区分し、各タイムスロット
に６４チャンネルのフレ−ムデータを割り当てる。各デ
ータは８ビットで構成され、第１ビットは同期ビット
（フレ−ムビット）、第８ビットは状態ビット（有効／
無効を示す）、残りがデータである。１フレ−ムを８Ｋ
周期とした場合、フレ−ムデータ（パラレル）は５１２
Ｋの速度を有することになる。
【０００３】同期がとれた理想的な場合には、図１４に
示すように（フレ−ム長は２０とする）、第１フレ−ム
ＦＰ１におけるタイムスロットＴＳ１〜ＴＳ６４のデー
タのフレ−ムビットは全てＳ１、第２フレ−ムＦＰ２に
おけるタイムスロットＴＳ１〜ＴＳ６４のデータのフレ
−ムビットは全てＳ２、第３フレ−ムＦＰ３のタイムス
ロットＴＳ１〜ＴＳ６４のデータのフレ−ムビットは全
てＳ３、・・・・、第２０フレ−ムＦＰ２０のタイムス
ロットＴＳ１〜ＴＳ６４のフレ−ムビットは全てＳ２０
データある。尚、図１５に示すように２０個のフレ−ム
ビット Ｓ１，Ｓ２，Ｓ３，・・，Ｓ２０ の並びによりサブレ−トフレ−ム（２０フレ−ムに相
当）に同期した２０ビットの同期パタ−ン（フレ−ムパ
タ−ンという）が構成される。これは、図１２における
ＦＡＯＵＴの同期がとれた状態に相当する。
示すように（フレ−ム長は２０とする）、第１フレ−ム
ＦＰ１におけるタイムスロットＴＳ１〜ＴＳ６４のデー
タのフレ−ムビットは全てＳ１、第２フレ−ムＦＰ２に
おけるタイムスロットＴＳ１〜ＴＳ６４のデータのフレ
−ムビットは全てＳ２、第３フレ−ムＦＰ３のタイムス
ロットＴＳ１〜ＴＳ６４のデータのフレ−ムビットは全
てＳ３、・・・・、第２０フレ−ムＦＰ２０のタイムス
ロットＴＳ１〜ＴＳ６４のフレ−ムビットは全てＳ２０
データある。尚、図１５に示すように２０個のフレ−ム
ビット Ｓ１，Ｓ２，Ｓ３，・・，Ｓ２０ の並びによりサブレ−トフレ−ム（２０フレ−ムに相
当）に同期した２０ビットの同期パタ−ン（フレ−ムパ
タ−ンという）が構成される。これは、図１２における
ＦＡＯＵＴの同期がとれた状態に相当する。
【０００４】さて、多重同期処理部１１（図１２）は異
なる位相で入力される２０フレ−ム分のデータ（６４タ
イムスロット×２０個のデータ）をタイムスロットＴＳ
毎にフレ−ムビット順に並び替えてフレ−ムアライナ−
ＲＡＭに記憶させるようになっている。例えば、図１６
（ａ）に示すように、フレ−ムＦＰ１〜ＦＰ２０におけ
る６４タイムスロットのデータがそれぞれ異なった位相
で入力されると同期処理により、該データを図１６(b)
に示すようにフレ−ムアライナ−ＲＡＭ１２上に並べ、
最終的に図１４に示すように並び替えてフレ−ムアライ
ナ−ＲＡＭ１２に記憶させる。これにより同期処理が為
され、同期データはフレ−ムアライナ−ＲＡＭ１２か
ら、順次第１フレ−ムより６４タイムスロットデータづ
つ出力するようしている。
なる位相で入力される２０フレ−ム分のデータ（６４タ
イムスロット×２０個のデータ）をタイムスロットＴＳ
毎にフレ−ムビット順に並び替えてフレ−ムアライナ−
ＲＡＭに記憶させるようになっている。例えば、図１６
（ａ）に示すように、フレ−ムＦＰ１〜ＦＰ２０におけ
る６４タイムスロットのデータがそれぞれ異なった位相
で入力されると同期処理により、該データを図１６(b)
に示すようにフレ−ムアライナ−ＲＡＭ１２上に並べ、
最終的に図１４に示すように並び替えてフレ−ムアライ
ナ−ＲＡＭ１２に記憶させる。これにより同期処理が為
され、同期データはフレ−ムアライナ−ＲＡＭ１２か
ら、順次第１フレ−ムより６４タイムスロットデータづ
つ出力するようしている。
【０００５】すなわち、フレムアライナ−ＲＡＭ１２
は、図１６（ｂ）に示すように、横軸に１〜６４タイム
スロット、縦軸に２０（フレ−ムビット数）のアドレス
空間を有し、多重同期処理部１１は入力された各タイム
スロットにおけるデータのフレ−ムビット位置を識別
し、フレ−ムアライナ−ＲＡＭ１２における該当タイム
スロットの該当フレ−ムビット位置に格納し、しかる後
第１フレ−ムビットＳ１に対応する１〜６４のタイムス
ロットデータ、第２フレ−ムビットＳ２に対応する１〜
６４のタイムスロットデータ、第３フレ−ムビットＳ３
に対応する１〜６４のタイムスロットデータ・・・・の
順に出力する。
は、図１６（ｂ）に示すように、横軸に１〜６４タイム
スロット、縦軸に２０（フレ−ムビット数）のアドレス
空間を有し、多重同期処理部１１は入力された各タイム
スロットにおけるデータのフレ−ムビット位置を識別
し、フレ−ムアライナ−ＲＡＭ１２における該当タイム
スロットの該当フレ−ムビット位置に格納し、しかる後
第１フレ−ムビットＳ１に対応する１〜６４のタイムス
ロットデータ、第２フレ−ムビットＳ２に対応する１〜
６４のタイムスロットデータ、第３フレ−ムビットＳ３
に対応する１〜６４のタイムスロットデータ・・・・の
順に出力する。
【０００６】図１７は同期処理の全体のタイムチャ−ト
概要であり、フレ−ム同期クロック（５１２Ｋ）と、各
ＴＳに対応するフレ−ムデータと、フレ−ムアライナ−
ＲＡＭへのデータ入力タイミングＦＡＩＮと、フレ−ム
アライナ−ＲＡＭからのデータ読出タイミングＦＡＯＵ
Ｔが示されている。多重同期処理部１１はフレ−ム同期
クロックにおける前半の１／２周期でフレ−ムデータを
取り込んで同期処理してフレ−ムアライナ−ＲＡＭ１２
に入力し、後半の１／２周期で同期化されたフレ−ムデ
ータをフレ−ムアライナ−ＲＡＭ１２から読み出して出
力する。
概要であり、フレ−ム同期クロック（５１２Ｋ）と、各
ＴＳに対応するフレ−ムデータと、フレ−ムアライナ−
ＲＡＭへのデータ入力タイミングＦＡＩＮと、フレ−ム
アライナ−ＲＡＭからのデータ読出タイミングＦＡＯＵ
Ｔが示されている。多重同期処理部１１はフレ−ム同期
クロックにおける前半の１／２周期でフレ−ムデータを
取り込んで同期処理してフレ−ムアライナ−ＲＡＭ１２
に入力し、後半の１／２周期で同期化されたフレ−ムデ
ータをフレ−ムアライナ−ＲＡＭ１２から読み出して出
力する。
【０００７】図１８は単一フレ−ムパタ−ン網（例とし
てＸ．５０網）におけるシステムの全体図であり、１〜
３はＸ．５０網、４は多重通信装置、ＰＴ１〜ＰＴ３は
時分割多重通信線路である。又、多重通信装置４におい
て、４ａ〜４ｃはインタフェ−ス網、４ｄは内部バス、
４ｅは多重同期処理装置（図１２参照）である。
てＸ．５０網）におけるシステムの全体図であり、１〜
３はＸ．５０網、４は多重通信装置、ＰＴ１〜ＰＴ３は
時分割多重通信線路である。又、多重通信装置４におい
て、４ａ〜４ｃはインタフェ−ス網、４ｄは内部バス、
４ｅは多重同期処理装置（図１２参照）である。
【０００８】各Ｘ．５０網１〜３から線路ＰＴ１〜ＰＴ
３を介して、図示するように１フレ−ム当りＮチャンネ
ル（ｃｈ１〜ｃｈＮ）の時分割データＴＳＤ１〜ＴＳＤ
３が多重通信装置４に入力される。なお、各時分割デー
タＴＳＤ１〜ＴＳＤ３における数字１〜２０はそれぞれ
フレ−ムビット Ｓ１，Ｓ２，Ｓ３，・・，Ｓ２０ の位置を示している。ここで、注目すべきは、各フレ−
ムの同一チャンネル（タイムスロット）に着目すると、
フレ−ムビットは必ず到来順に・・→Ｓ１→Ｓ２→Ｓ３
→・・→Ｓ２０→Ｓ１→Ｓ２→・・・の並びになってい
ることである。
３を介して、図示するように１フレ−ム当りＮチャンネ
ル（ｃｈ１〜ｃｈＮ）の時分割データＴＳＤ１〜ＴＳＤ
３が多重通信装置４に入力される。なお、各時分割デー
タＴＳＤ１〜ＴＳＤ３における数字１〜２０はそれぞれ
フレ−ムビット Ｓ１，Ｓ２，Ｓ３，・・，Ｓ２０ の位置を示している。ここで、注目すべきは、各フレ−
ムの同一チャンネル（タイムスロット）に着目すると、
フレ−ムビットは必ず到来順に・・→Ｓ１→Ｓ２→Ｓ３
→・・→Ｓ２０→Ｓ１→Ｓ２→・・・の並びになってい
ることである。
【０００９】多重通信装置４において、線路ＰＴ１のｃ
ｈ２、線路ＰＴ２のｃｈ１、線路ＰＴ３のｃｈ１、・・
・のデータを取り込み、多重同期処理を行って出力する
ものとすると、各インタフェ−ス４ａ〜４ｃから順次デ
ータが取り出され、図１９に示すように並べられて多重
同期処理装置４ｅに入力され、タイムスロットＴＳ１，
ＴＳ２，ＴＳ３，・・・に割り当てられたデータのフレ
−ムパタ−ンは Ｓ１９，Ｓ２０，Ｓ１ ，・・・ Ｓ１ ，Ｓ２ ，Ｓ３ ，・・・ Ｓ７ ，Ｓ８ 、Ｓ９ ，・・・ ・・・・・・・・・・・・・・・ と位相が異なっている。そこで、多重同期処理装置４ｅ
は図１２〜図１７で説明した方法で各タイムスロットに
割り当てられたデータのフレ−ムパタ−ンの位相を合わ
せる。
ｈ２、線路ＰＴ２のｃｈ１、線路ＰＴ３のｃｈ１、・・
・のデータを取り込み、多重同期処理を行って出力する
ものとすると、各インタフェ−ス４ａ〜４ｃから順次デ
ータが取り出され、図１９に示すように並べられて多重
同期処理装置４ｅに入力され、タイムスロットＴＳ１，
ＴＳ２，ＴＳ３，・・・に割り当てられたデータのフレ
−ムパタ−ンは Ｓ１９，Ｓ２０，Ｓ１ ，・・・ Ｓ１ ，Ｓ２ ，Ｓ３ ，・・・ Ｓ７ ，Ｓ８ 、Ｓ９ ，・・・ ・・・・・・・・・・・・・・・ と位相が異なっている。そこで、多重同期処理装置４ｅ
は図１２〜図１７で説明した方法で各タイムスロットに
割り当てられたデータのフレ−ムパタ−ンの位相を合わ
せる。
【００１０】
【発明が解決しようとする課題】以上のように、従来の
多重同期方式によれば、同一フレ−ムパタ−ン及び同一
フレ−ム長を有する同一網（例えばＸ．５０網）から受
信したデータであれば、データの位相が異なっていても
同期処理して位相を合わせることができる。
多重同期方式によれば、同一フレ−ムパタ−ン及び同一
フレ−ム長を有する同一網（例えばＸ．５０網）から受
信したデータであれば、データの位相が異なっていても
同期処理して位相を合わせることができる。
【００１１】しかし、従来の多重同期方式では、異なる
フレ−ムパタ−ン、異なるフレ−ム長を有する網（多種
網）から異なった位相でデータを受信する場合にはその
位相合わせができない。
フレ−ムパタ−ン、異なるフレ−ム長を有する網（多種
網）から異なった位相でデータを受信する場合にはその
位相合わせができない。
【００１２】このため、他網特有のフレ−ムパタ−ン、
フレ−ム長に対応した多重同期処理部を新たに、別に用
意して対応する必要があり、ハ−ドウェア規模が大きく
なり、しかもフレキシブルなネットワ−クの構成ができ
ない問題があった。
フレ−ム長に対応した多重同期処理部を新たに、別に用
意して対応する必要があり、ハ−ドウェア規模が大きく
なり、しかもフレキシブルなネットワ−クの構成ができ
ない問題があった。
【００１３】以上から本発明の目的は、異なるフレ−ム
パタ−ン、異なるフレ−ム長の網から異なった位相で受
信したデータの同期取りが可能であり、しかもフレキシ
ブルなネットワ−クの構成ができる多重同期方式を提供
することである。
パタ−ン、異なるフレ−ム長の網から異なった位相で受
信したデータの同期取りが可能であり、しかもフレキシ
ブルなネットワ−クの構成ができる多重同期方式を提供
することである。
【００１４】
【課題を解決するための手段】図１は本発明の原理説明
図である。２１ａ〜２１ｎは異なるフレ−ムパタ−ン
（第１〜第ｎパタ−ン）のそれぞれに対応して設けら
れ、フレ−ムビットが入力される毎に多重同期処理を行
う第１〜第ｎの多重同期処理部、２２は各タイムスロッ
トＴＳ１〜ＴＳＮ（例えばＴＳ１〜ＴＳ６４）に割り当
てるデータのフレ−ムパタ−ンの種類を記憶するフレ−
ムパタ−ン種記憶部、２３は現タイムスロットにおける
フレ−ムパタ−ンの種別に応じた多重同期処理部からの
同期位相検出信号ＳＰＤ１〜ＳＰＤｎを選択する選択
部、２４は各タイムスロットのデータをそのフレ−ム長
を考慮してメモリ（フレ−ムアライナ−）上で並び替え
て位相合わせする位相同期化部である。また、位相同期
化部２４において、２５はタイムスロットＴＳ１〜ＴＳ
Ｎ（例えばＴＳ１〜ＴＳ６４）に割り当てるデータのフ
レ−ム長を記憶するフレ−ム長記憶部、２６は各タイム
スロットにおける同期位相検出信号ＳＰＤの発生によ
り、該タイムスロットのデータを、そのフレ−ム長を考
慮してメモリ（フレ−ムアライナ−）上で並び替えるた
めのアドレスを発生するメモリアドレス（フレ−ムアラ
イナ−アドレス）制御部、２７は最大フレ−ム長をｍ
（例えば２０）とすると、各タイムスロット毎にｍ個の
記憶域を備え、タイムスロット毎にメモリアドレス（フ
レ−ムアライナ−アドレス）制御部２６より出力される
アドレスが指定する記憶域にデータを格納するフレ−ム
アライナ−ＲＡＭである。
図である。２１ａ〜２１ｎは異なるフレ−ムパタ−ン
（第１〜第ｎパタ−ン）のそれぞれに対応して設けら
れ、フレ−ムビットが入力される毎に多重同期処理を行
う第１〜第ｎの多重同期処理部、２２は各タイムスロッ
トＴＳ１〜ＴＳＮ（例えばＴＳ１〜ＴＳ６４）に割り当
てるデータのフレ−ムパタ−ンの種類を記憶するフレ−
ムパタ−ン種記憶部、２３は現タイムスロットにおける
フレ−ムパタ−ンの種別に応じた多重同期処理部からの
同期位相検出信号ＳＰＤ１〜ＳＰＤｎを選択する選択
部、２４は各タイムスロットのデータをそのフレ−ム長
を考慮してメモリ（フレ−ムアライナ−）上で並び替え
て位相合わせする位相同期化部である。また、位相同期
化部２４において、２５はタイムスロットＴＳ１〜ＴＳ
Ｎ（例えばＴＳ１〜ＴＳ６４）に割り当てるデータのフ
レ−ム長を記憶するフレ−ム長記憶部、２６は各タイム
スロットにおける同期位相検出信号ＳＰＤの発生によ
り、該タイムスロットのデータを、そのフレ−ム長を考
慮してメモリ（フレ−ムアライナ−）上で並び替えるた
めのアドレスを発生するメモリアドレス（フレ−ムアラ
イナ−アドレス）制御部、２７は最大フレ−ム長をｍ
（例えば２０）とすると、各タイムスロット毎にｍ個の
記憶域を備え、タイムスロット毎にメモリアドレス（フ
レ−ムアライナ−アドレス）制御部２６より出力される
アドレスが指定する記憶域にデータを格納するフレ−ム
アライナ−ＲＡＭである。
【００１５】
【作用】異なる位相で入力される各種異なるフレ−ムパ
タ−ン、フレ−ム長のＮチャンネルのデータをそれぞれ
Ｎ個のタイムスロットに割り当て、しかる後多重同期処
理を行なうものとし、予め、フレ−ムパタ−ン種記憶部
２２に各タイムスロットＴＳ１〜ＴＳＮに割り当てるデ
ータのフレ−ムパタ−ンの種類を記憶し、フレ−ム長記
憶部２５に各タイムスロットＴＳ１〜ＴＳＮに割り当て
るデータのフレ−ム長を記憶しておく。異なるフレ−ム
パタ−ン（第１〜第ｎフレ−ムパタ−ン）のそれぞれに
対応して設けられた多重同期処理部２１ａ〜２１ｎは、
データの先頭ビットであるフレ−ムビットが入力される
毎に多重同期処理を行い、自分に指定されたフレ−ムパ
タ−ンが検出されると同期位相検出信号ＳＰＤ１〜ＳＰ
Ｄｎを出力する。選択部２３は現タイムスロットにおけ
るフレ−ムパタ−ンの種別に応じた多重同期処理部２１
ａ〜２１ｎからの同期位相検出信号ＳＰＤ１〜ＳＰＤｎ
を選択して位相同期化部２４に入力する。位相同期化部
２４は各タイムスロットにおける同期位相検出信号ＳＰ
Ｄの発生により該タイムスロットのデータを、そのフレ
−ム長を考慮して並び替え、フレ−ムライナ−ＲＡＭ２
７に各タイムスロット毎にフレ−ムビット順に記憶し、
各データの位相を同一にしてフレ−ムアライナ−ＲＡＭ
２７から出力する。
タ−ン、フレ−ム長のＮチャンネルのデータをそれぞれ
Ｎ個のタイムスロットに割り当て、しかる後多重同期処
理を行なうものとし、予め、フレ−ムパタ−ン種記憶部
２２に各タイムスロットＴＳ１〜ＴＳＮに割り当てるデ
ータのフレ−ムパタ−ンの種類を記憶し、フレ−ム長記
憶部２５に各タイムスロットＴＳ１〜ＴＳＮに割り当て
るデータのフレ−ム長を記憶しておく。異なるフレ−ム
パタ−ン（第１〜第ｎフレ−ムパタ−ン）のそれぞれに
対応して設けられた多重同期処理部２１ａ〜２１ｎは、
データの先頭ビットであるフレ−ムビットが入力される
毎に多重同期処理を行い、自分に指定されたフレ−ムパ
タ−ンが検出されると同期位相検出信号ＳＰＤ１〜ＳＰ
Ｄｎを出力する。選択部２３は現タイムスロットにおけ
るフレ−ムパタ−ンの種別に応じた多重同期処理部２１
ａ〜２１ｎからの同期位相検出信号ＳＰＤ１〜ＳＰＤｎ
を選択して位相同期化部２４に入力する。位相同期化部
２４は各タイムスロットにおける同期位相検出信号ＳＰ
Ｄの発生により該タイムスロットのデータを、そのフレ
−ム長を考慮して並び替え、フレ−ムライナ−ＲＡＭ２
７に各タイムスロット毎にフレ−ムビット順に記憶し、
各データの位相を同一にしてフレ−ムアライナ−ＲＡＭ
２７から出力する。
【００１６】このように、各種網における異なったフレ
−ムパタ−ン毎に多重同期処理部を設け、それぞれにお
いて自分に指定されたフレ−ムパタ−ンを検出した時、
同期位相検出信号を発生し、各タイムスロットにおける
同期位相検出信号の発生により、該タイムスロットのデ
ータをそのフレ−ム長を考慮してメモリ（フレ−ムライ
ナ−）上で並び替え、各データの位相を同一にして出力
するようにしたから、異なったフレ−ムパタ−ン、異な
ったフレ−ム長の網が混在し、各網から位相の異なった
データを受信しても同期取りが可能であり、フレキシブ
ルなネットワ−クの構成ができる。
−ムパタ−ン毎に多重同期処理部を設け、それぞれにお
いて自分に指定されたフレ−ムパタ−ンを検出した時、
同期位相検出信号を発生し、各タイムスロットにおける
同期位相検出信号の発生により、該タイムスロットのデ
ータをそのフレ−ム長を考慮してメモリ（フレ−ムライ
ナ−）上で並び替え、各データの位相を同一にして出力
するようにしたから、異なったフレ−ムパタ−ン、異な
ったフレ−ム長の網が混在し、各網から位相の異なった
データを受信しても同期取りが可能であり、フレキシブ
ルなネットワ−クの構成ができる。
【００１７】又、第１の多重同期処理部２１ａを、タイ
ムスロット毎に最新の（ｆ−１）個のフレ−ムビットを
記憶する記憶部と、所定タイムスロットにおいて新たに
発生したフレ−ムビットと該タイムスロットにおける前
記最新の（ｆ−１）個のフレ−ムビットを合成してｆビ
ットのフレ−ムパタ−ンを出力する合成部と、合成フレ
−ムパタ−ンと予め設定されているｆビットとのフレ−
ムパタ−ンを比較する比較部と、最新の（ｆ−１）個の
フレ−ムビットを記憶部に格納する格納部で構成し、他
の多重同期処理部２１ｂ〜２１ｎには比較部のみを設
け、記憶部、合成部、格納部は第１の多重同期処理部に
設けたものを共用するようにすれば、多重同期処理部の
ハ−ドウェア規模を小さく安価にすることができる。
ムスロット毎に最新の（ｆ−１）個のフレ−ムビットを
記憶する記憶部と、所定タイムスロットにおいて新たに
発生したフレ−ムビットと該タイムスロットにおける前
記最新の（ｆ−１）個のフレ−ムビットを合成してｆビ
ットのフレ−ムパタ−ンを出力する合成部と、合成フレ
−ムパタ−ンと予め設定されているｆビットとのフレ−
ムパタ−ンを比較する比較部と、最新の（ｆ−１）個の
フレ−ムビットを記憶部に格納する格納部で構成し、他
の多重同期処理部２１ｂ〜２１ｎには比較部のみを設
け、記憶部、合成部、格納部は第１の多重同期処理部に
設けたものを共用するようにすれば、多重同期処理部の
ハ−ドウェア規模を小さく安価にすることができる。
【００１８】更に、最大フレ−ム長をｍ（例えば２０）
とすると、フレ−ムアライナ−ＲＡＭ２７に各タイムス
ロット毎にｍ個の記憶域を設け、フレ−ム長ｍ（＝２
０）のデータ（Ｘ．５０網、ＤＤＳ２０網、独自網等）
は同期位相検出信号の発生により、該データに割り当て
たタイムスロットに応じた第１記憶域から順次第ｍ記憶
域に記憶し、同期位相検出信号の発生により再び第１記
憶域から記憶するようにし、フレ−ム長がｋ（＝１０又
は５）のデータ（ＤＤＳ１０網，ＤＤＳ５網）は同期位
相検出信号の発生により、該データに割り当てたタイム
スロットに応じた第１記憶域より順次第ｋ記憶域に記憶
し、次の同期位相検出信号の発生により、該データに割
り当てたタイムスロットに応じた第(k+1)記憶域から順
次第2・k記憶域に記憶し、同様にして第ｍ記憶域まで記
憶し、次の同期位相検出信号の発生により再び第１記憶
域から記憶するようにすれば、フレ−ムアライナ−ＲＡ
Ｍ２７に効率よくデータを並び替えて記憶し、各データ
の位相を合わせて出力できる。
とすると、フレ−ムアライナ−ＲＡＭ２７に各タイムス
ロット毎にｍ個の記憶域を設け、フレ−ム長ｍ（＝２
０）のデータ（Ｘ．５０網、ＤＤＳ２０網、独自網等）
は同期位相検出信号の発生により、該データに割り当て
たタイムスロットに応じた第１記憶域から順次第ｍ記憶
域に記憶し、同期位相検出信号の発生により再び第１記
憶域から記憶するようにし、フレ−ム長がｋ（＝１０又
は５）のデータ（ＤＤＳ１０網，ＤＤＳ５網）は同期位
相検出信号の発生により、該データに割り当てたタイム
スロットに応じた第１記憶域より順次第ｋ記憶域に記憶
し、次の同期位相検出信号の発生により、該データに割
り当てたタイムスロットに応じた第(k+1)記憶域から順
次第2・k記憶域に記憶し、同様にして第ｍ記憶域まで記
憶し、次の同期位相検出信号の発生により再び第１記憶
域から記憶するようにすれば、フレ−ムアライナ−ＲＡ
Ｍ２７に効率よくデータを並び替えて記憶し、各データ
の位相を合わせて出力できる。
【００１９】又、タイムスロット毎にフレ−ムアライナ
−ＲＡＭ２７へのデータ格納アドレスを更新・出力する
メモリアドレス（フレ−ムアライナ−アドレス）発生制
御部２６を設け、該メモリアドレス発生制御部から出力
される所定タイムスロットのアドレスが指示する記憶域
へ該タイムスロットのデータを書き込み、第ｍ記憶域ま
でデータを書き込んだ時、次の同期位相検出信号の発生
により該タイムスロットのアドレスをクリアするように
する。このようにすれば、メモリアドレス発生制御を全
タイムスロット共通に１つの回路で行うことができ、ハ
−ドウェア規模を小さく、かつ安価にすることができ
る。
−ＲＡＭ２７へのデータ格納アドレスを更新・出力する
メモリアドレス（フレ−ムアライナ−アドレス）発生制
御部２６を設け、該メモリアドレス発生制御部から出力
される所定タイムスロットのアドレスが指示する記憶域
へ該タイムスロットのデータを書き込み、第ｍ記憶域ま
でデータを書き込んだ時、次の同期位相検出信号の発生
により該タイムスロットのアドレスをクリアするように
する。このようにすれば、メモリアドレス発生制御を全
タイムスロット共通に１つの回路で行うことができ、ハ
−ドウェア規模を小さく、かつ安価にすることができ
る。
【００２０】更に、各タイムスロットに割り当てるデー
タのフレ−ム長をｋiとする時、ｍ／ｋi（＝整数）を該
タイムスロットに対応させフレ−ム長記憶部２５に記憶
しておき、該タイムスロットに対してｍ／ｋi個の同期
位相検出信号が発生したか監視し、ｍ／ｋi個の同期位
相検出信号の発生により、アドレス発生部により該当タ
イムスロットのアドレスをクリアするようにする。この
ようにすれば、アドレスクリア制御を全タイムスロット
共通に行うことができ、ハ−ドウェア規模を小さくで
き、しかもフレ−ム長が異なっても簡単にフレ−ムアラ
イナ−ＲＡＭに効率よくデータを並び替えができる。
タのフレ−ム長をｋiとする時、ｍ／ｋi（＝整数）を該
タイムスロットに対応させフレ−ム長記憶部２５に記憶
しておき、該タイムスロットに対してｍ／ｋi個の同期
位相検出信号が発生したか監視し、ｍ／ｋi個の同期位
相検出信号の発生により、アドレス発生部により該当タ
イムスロットのアドレスをクリアするようにする。この
ようにすれば、アドレスクリア制御を全タイムスロット
共通に行うことができ、ハ−ドウェア規模を小さくで
き、しかもフレ−ム長が異なっても簡単にフレ−ムアラ
イナ−ＲＡＭに効率よくデータを並び替えができる。
【００２１】
【実施例】通信システムの構成 図２は本発明に係わる混成多重同期処理を行う多重通信
装置の位置付けを説明する通信システムの構成図であ
り、５はフレ−ム長が２０のＸ．５０網（主に国内で使
用）、６はＤＤＳ網（主に米国、北米で使用）であり、
６ａはフレ−ム長が２０のＤＤＳ２０網、６ｂはフレ−
ム長が１０のＤＤＳ１０網、６ｃはフレ−ム長が５のＤ
ＤＳ５網、７は独自フレ−ムパタ−ンを有する独自網
（特殊網）、８は多重通信装置、ＰＴ１〜ＰＴ５は時分
割多重通信線路である。
装置の位置付けを説明する通信システムの構成図であ
り、５はフレ−ム長が２０のＸ．５０網（主に国内で使
用）、６はＤＤＳ網（主に米国、北米で使用）であり、
６ａはフレ−ム長が２０のＤＤＳ２０網、６ｂはフレ−
ム長が１０のＤＤＳ１０網、６ｃはフレ−ム長が５のＤ
ＤＳ５網、７は独自フレ−ムパタ−ンを有する独自網
（特殊網）、８は多重通信装置、ＰＴ１〜ＰＴ５は時分
割多重通信線路である。
【００２２】多重通信装置８において、８ａ〜８ｅは各
網のインタフェ−ス、８ｆは内部バス、８ｇは各種網か
ら異なる位相で入力される異なるフレ−ムパタ−ン、異
なるフレ−ム長のデータの位相を合わせ、多重化して出
力する多重同期処理装置である。
網のインタフェ−ス、８ｆは内部バス、８ｇは各種網か
ら異なる位相で入力される異なるフレ−ムパタ−ン、異
なるフレ−ム長のデータの位相を合わせ、多重化して出
力する多重同期処理装置である。
【００２３】多重同期処理装置８は、Ｘ．５０網、ＤＤ
Ｓ２０網、ＤＤＳ１０網、ＤＤＳ５網、独自網５〜７よ
り線路ＰＴ１〜ＰＴ５を介して、１フレ−ム当りＮチャ
ンネルの時分割データＴＳＤ１〜ＴＳＤ５が入力される
と、各線路の所定チャンネルのデータを取り込み、後述
する多重同期処理を行って出力する
Ｓ２０網、ＤＤＳ１０網、ＤＤＳ５網、独自網５〜７よ
り線路ＰＴ１〜ＰＴ５を介して、１フレ−ム当りＮチャ
ンネルの時分割データＴＳＤ１〜ＴＳＤ５が入力される
と、各線路の所定チャンネルのデータを取り込み、後述
する多重同期処理を行って出力する
【００２４】多重同期処理装置 図３は本発明の多重同期処理装置の全体の概略構成図で
あり、図１と同一部分には同一符号を付している。図
中、２１ａ〜２１ｎは異なるフレ−ムパタ−ン（第１〜
第ｎパタ−ン）のそれぞれに対応して設けられ、フレ−
ムビットが入力される毎に多重同期処理を行う第１〜第
ｎの多重同期処理部、２２は各タイムスロットＴＳ１〜
ＴＳＮ（例えばＴＳ１〜ＴＳ６４）に割り当てるデータ
のフレ−ムパタ−ンの種類を記憶するフレ−ムパタ−ン
種記憶部、２３は現タイムスロットにおけるフレ−ムパ
タ−ンの種別に応じた多重同期処理部からの同期位相検
出信号ＳＰＤ１〜ＳＰＤｎを選択する選択部、２４は各
タイムスロットのデータをそのフレ−ム長を考慮してメ
モリ上で並び替えて位相合わせする位相同期化部であ
る。
あり、図１と同一部分には同一符号を付している。図
中、２１ａ〜２１ｎは異なるフレ−ムパタ−ン（第１〜
第ｎパタ−ン）のそれぞれに対応して設けられ、フレ−
ムビットが入力される毎に多重同期処理を行う第１〜第
ｎの多重同期処理部、２２は各タイムスロットＴＳ１〜
ＴＳＮ（例えばＴＳ１〜ＴＳ６４）に割り当てるデータ
のフレ−ムパタ−ンの種類を記憶するフレ−ムパタ−ン
種記憶部、２３は現タイムスロットにおけるフレ−ムパ
タ−ンの種別に応じた多重同期処理部からの同期位相検
出信号ＳＰＤ１〜ＳＰＤｎを選択する選択部、２４は各
タイムスロットのデータをそのフレ−ム長を考慮してメ
モリ上で並び替えて位相合わせする位相同期化部であ
る。
【００２５】第１、第２、第３、・・・第ｎ多重同期処
理部２１ａ〜２１ｎのそれぞれには、予めハ−ド的手法
又はソフト的手法等により異なるフレ−ムパタ−ン（第
１〜第ｎフレ−ムパタ−ン）が設定されている。例え
ば、第１フレ−ムパタ−ンとして２０ビットのＸ．５０
網フレ−ムパタ−ンが設定され、第２フレ−ムパタ−ン
として２０ビットのＤＤＳ２０網フレ−ムパタ−ンが、
第３フレ−ムパタ−ンとして１０ビットのＤＤＳ１０網
フレ−ムパタ−ンが、第４フレ−ムパタ−ンとして５ビ
ットのＤＤＳ５網フレ−ムパタ−ン、・・・、第ｎフレ
−ムパタ−ンとして２０ビットの独自網（特殊網）フレ
−ムパタ−ンが設定される。
理部２１ａ〜２１ｎのそれぞれには、予めハ−ド的手法
又はソフト的手法等により異なるフレ−ムパタ−ン（第
１〜第ｎフレ−ムパタ−ン）が設定されている。例え
ば、第１フレ−ムパタ−ンとして２０ビットのＸ．５０
網フレ−ムパタ−ンが設定され、第２フレ−ムパタ−ン
として２０ビットのＤＤＳ２０網フレ−ムパタ−ンが、
第３フレ−ムパタ−ンとして１０ビットのＤＤＳ１０網
フレ−ムパタ−ンが、第４フレ−ムパタ−ンとして５ビ
ットのＤＤＳ５網フレ−ムパタ−ン、・・・、第ｎフレ
−ムパタ−ンとして２０ビットの独自網（特殊網）フレ
−ムパタ−ンが設定される。
【００２６】フレ−ムパタ−ン種記憶部 フレ−ムパタ−ン種記憶部２２には、各タイムスロット
ＴＳ１〜ＴＳＮ（例えばＴＳ１〜ＴＳ６４）に割り当て
るデータのフレ−ムパタ−ンの種類が記憶される。異な
ったフレ−ムパタ−ン、異なったフレ−ム長を有する複
数の網からの複数のデータを内部タイムスロットＴＳ１
〜ＴＳＮに割り当てる場合、予めどのタイムスロットＴ
Ｓ１〜ＴＳＮにどの網（どのフレ−ムパタ−ン）のデ−
タを割り当てるかが決まっている。従って、この決まり
（タイムスロットＴＳ１〜ＴＳＮに割り当てるデータの
フレ−ムパタ−ンの種類）を予めフレ−ムパタ−ン種記
憶部２３に記憶する。例えば、(1) 第１タイムスロット
ＴＳ１にＸ．５０網のデ−タが割り当てられ、(2) 第２
タイムスロットＴＳ２にＤＤＳ２０網のデ−タが割り当
てられ、(3) 第３タイムスロットＴＳ３にＤＤＳ１０網
のデ−タが割り当てられ、(4) 第４タイムスロットＴＳ
４にＤＤＳ５網のデ−タが割り当てられ、(5) 第５タイ
ムスロットＴＳ５に特殊網のデ−タが割り当てられ、・
・・・・・以下同様に各タイムスロットに所定の網のデ
ータが割り当てられるものとすると、フレ−ムパタ−ン
種記憶部２２のアドレスＡ０１〜Ａ６４（内部タイムス
ロットＴＳ１〜ＴＳ６４に対応）に図３に示すように
(1) アドレスＡ０１には第１フレ−ムパタ−ン（Ｘ．５
０網フレ−ムパタ−ン）を特定するデータが記憶され、
(2) アドレスＡ０２には第２フレ−ムパタ−ン（ＸＤＤ
Ｓ２０網フレ−ムパタ−ン）を特定するデータが記憶さ
れ、(3) アドレスＡ０３には第３フレ−ムパタ−ン（Ｘ
ＤＤＳ１０網フレ−ムパタ−ン）を特定するデータが記
憶され、(4) アドレスＡ０４には第４フレ−ムパタ−ン
（ＸＤＤＳ５網フレ−ムパタ−ン）を特定するデータが
記憶され、(5) アドレスＡ０５には第ｎフレ−ムパタ−
ン（独自網フレ−ムパタ−ン）を特定するデータが記憶
され、・・・・・・以下同様に各アドレスにフレ−ムパ
タ−ンを特定するデータ（フレ−ムパタ−ン種）が記憶
される。
ＴＳ１〜ＴＳＮ（例えばＴＳ１〜ＴＳ６４）に割り当て
るデータのフレ−ムパタ−ンの種類が記憶される。異な
ったフレ−ムパタ−ン、異なったフレ−ム長を有する複
数の網からの複数のデータを内部タイムスロットＴＳ１
〜ＴＳＮに割り当てる場合、予めどのタイムスロットＴ
Ｓ１〜ＴＳＮにどの網（どのフレ−ムパタ−ン）のデ−
タを割り当てるかが決まっている。従って、この決まり
（タイムスロットＴＳ１〜ＴＳＮに割り当てるデータの
フレ−ムパタ−ンの種類）を予めフレ−ムパタ−ン種記
憶部２３に記憶する。例えば、(1) 第１タイムスロット
ＴＳ１にＸ．５０網のデ−タが割り当てられ、(2) 第２
タイムスロットＴＳ２にＤＤＳ２０網のデ−タが割り当
てられ、(3) 第３タイムスロットＴＳ３にＤＤＳ１０網
のデ−タが割り当てられ、(4) 第４タイムスロットＴＳ
４にＤＤＳ５網のデ−タが割り当てられ、(5) 第５タイ
ムスロットＴＳ５に特殊網のデ−タが割り当てられ、・
・・・・・以下同様に各タイムスロットに所定の網のデ
ータが割り当てられるものとすると、フレ−ムパタ−ン
種記憶部２２のアドレスＡ０１〜Ａ６４（内部タイムス
ロットＴＳ１〜ＴＳ６４に対応）に図３に示すように
(1) アドレスＡ０１には第１フレ−ムパタ−ン（Ｘ．５
０網フレ−ムパタ−ン）を特定するデータが記憶され、
(2) アドレスＡ０２には第２フレ−ムパタ−ン（ＸＤＤ
Ｓ２０網フレ−ムパタ−ン）を特定するデータが記憶さ
れ、(3) アドレスＡ０３には第３フレ−ムパタ−ン（Ｘ
ＤＤＳ１０網フレ−ムパタ−ン）を特定するデータが記
憶され、(4) アドレスＡ０４には第４フレ−ムパタ−ン
（ＸＤＤＳ５網フレ−ムパタ−ン）を特定するデータが
記憶され、(5) アドレスＡ０５には第ｎフレ−ムパタ−
ン（独自網フレ−ムパタ−ン）を特定するデータが記憶
され、・・・・・・以下同様に各アドレスにフレ−ムパ
タ−ンを特定するデータ（フレ−ムパタ−ン種）が記憶
される。
【００２７】異なるフレ−ムパタ−ンのそれぞれに対応
して設けられた第１〜第ｎ多重同期処理部２１ａ〜２１
ｎは、現タイムスロットにおけるフレ−ムビット（デー
タの先頭ビット）が入力される毎に多重同期処理を行
い、自分に指定されたフレ−ムパタ−ンが検出されると
同期位相検出信号ＳＰＤ１〜ＳＰＤｎを出力する。
して設けられた第１〜第ｎ多重同期処理部２１ａ〜２１
ｎは、現タイムスロットにおけるフレ−ムビット（デー
タの先頭ビット）が入力される毎に多重同期処理を行
い、自分に指定されたフレ−ムパタ−ンが検出されると
同期位相検出信号ＳＰＤ１〜ＳＰＤｎを出力する。
【００２８】選択部２３は現タイムスロットにおけるフ
レ−ムパタ−ンの種別をフレ−ムパタ−ン種記憶部２２
から入力され、該フレ−ムパタ−ン種に応じた多重同期
処理部２１ａ〜２１ｎからの同期位相検出信号ＳＰＤ１
〜ＳＰＤｎを選択して位相同期化部２４に入力する。
レ−ムパタ−ンの種別をフレ−ムパタ−ン種記憶部２２
から入力され、該フレ−ムパタ−ン種に応じた多重同期
処理部２１ａ〜２１ｎからの同期位相検出信号ＳＰＤ１
〜ＳＰＤｎを選択して位相同期化部２４に入力する。
【００２９】位相同期化部２４は現タイムスロットにお
ける同期位相検出信号ＳＰＤの発生により該タイムスロ
ットのデータを、そのフレ−ム長を考慮して内蔵のフレ
−ムアライナ−ＲＡＭ２７上に並び替え、これにより各
タイムスロット毎にデータをフレ−ムビット順にフレ−
ムアライナ−ＲＡＭに記憶してデータの位相を合わせて
出力する。
ける同期位相検出信号ＳＰＤの発生により該タイムスロ
ットのデータを、そのフレ−ム長を考慮して内蔵のフレ
−ムアライナ−ＲＡＭ２７上に並び替え、これにより各
タイムスロット毎にデータをフレ−ムビット順にフレ−
ムアライナ−ＲＡＭに記憶してデータの位相を合わせて
出力する。
【００３０】多重同期処理部の構成 図４は各多重同期処理部の具体的な構成図であり、第１
の多重同期処理部２１ａは比較器３１とフリップフロッ
プ部３２とフレ−ムＢｉｔ格納ＲＡＭ３３とトライステ
−トバッファ−３４で構成され、第２〜第ｎの多重同期
処理部２１ｂ〜２１ｎは比較器４１、５１、６１、７１
を備え、フリップフロップ部とフレ−ムＢｉｔ格納ＲＡ
Ｍとトライステ−トバッファ−は第１の多重同期処理部
２１ａのフリップフロップ部３２とフレ−ムＢｉｔ格納
ＲＡＭ３３とトライステ−トバッファ−３４を共用して
いる。
の多重同期処理部２１ａは比較器３１とフリップフロッ
プ部３２とフレ−ムＢｉｔ格納ＲＡＭ３３とトライステ
−トバッファ−３４で構成され、第２〜第ｎの多重同期
処理部２１ｂ〜２１ｎは比較器４１、５１、６１、７１
を備え、フリップフロップ部とフレ−ムＢｉｔ格納ＲＡ
Ｍとトライステ−トバッファ−は第１の多重同期処理部
２１ａのフリップフロップ部３２とフレ−ムＢｉｔ格納
ＲＡＭ３３とトライステ−トバッファ−３４を共用して
いる。
【００３１】第１の多重同期処理部２１ａのみを書き出
すと図５に示すようになる。フレ−ムＢｉｔ格納ＲＡＭ
３３には、タイムスロット（ＴＳ１〜ＴＳ６４）毎に記
憶領域（アドレスＡ０１〜Ａ６４）が設けられ、所定タ
イムスロット時に到来したフレ−ムビットＦＢを該当ア
ドレスに記憶内容を１ビットシフトしながら最新の１９
ビット分（全フレ−ムパタ−ンビット数−１ビット）記
憶するようになっている。なお、フレ−ムＢｉｔ格納Ｒ
ＡＭ３３の各アドレスの記憶内容を「フレ−ムビット並
び」という。
すと図５に示すようになる。フレ−ムＢｉｔ格納ＲＡＭ
３３には、タイムスロット（ＴＳ１〜ＴＳ６４）毎に記
憶領域（アドレスＡ０１〜Ａ６４）が設けられ、所定タ
イムスロット時に到来したフレ−ムビットＦＢを該当ア
ドレスに記憶内容を１ビットシフトしながら最新の１９
ビット分（全フレ−ムパタ−ンビット数−１ビット）記
憶するようになっている。なお、フレ−ムＢｉｔ格納Ｒ
ＡＭ３３の各アドレスの記憶内容を「フレ−ムビット並
び」という。
【００３２】フリップフロップ３２は現タイムスロット
における「フレ−ムビット並び」をフレ−ムＢｉｔ格納
ＲＡＭ３３の該当アドレスから読み取って一時的に記憶
する。比較器３１は、所定タイムスロットＴＳｉ時に線
Ｌより入力されるフレ−ムビットＦＢを第１ビットと
し、又、フリップフロップ３２に記憶されているタイム
スロットＴＳｉの「フレ−ムビット並び」の１９ビット
分を第２〜第２０ビットとするパタ−ンＰＴＮと、予め
設定されているＸ．５０網フレ−ムパタ−ン（第１フレ
−ムパタ−ン）とを比較し、一致すれば同期位相検出信
号ＳＰＤ１を発生する。
における「フレ−ムビット並び」をフレ−ムＢｉｔ格納
ＲＡＭ３３の該当アドレスから読み取って一時的に記憶
する。比較器３１は、所定タイムスロットＴＳｉ時に線
Ｌより入力されるフレ−ムビットＦＢを第１ビットと
し、又、フリップフロップ３２に記憶されているタイム
スロットＴＳｉの「フレ−ムビット並び」の１９ビット
分を第２〜第２０ビットとするパタ−ンＰＴＮと、予め
設定されているＸ．５０網フレ−ムパタ−ン（第１フレ
−ムパタ−ン）とを比較し、一致すれば同期位相検出信
号ＳＰＤ１を発生する。
【００３３】トライステ−トバッファ−３４は比較完了
後、２０ビットのパタ−ンＰＴＮの第１ビットを第２ビ
ット、第２ビットを第３ビット、・・・、第１９ビット
を第２０ビットとして、すなわちパタ−ンＰＴＮを１ビ
ットシフトしてタイムスロットＴＳｉに応じたフレ−ム
Ｂｉｔ格納ＲＡＭ３３のアドレスＡｉに格納する。
後、２０ビットのパタ−ンＰＴＮの第１ビットを第２ビ
ット、第２ビットを第３ビット、・・・、第１９ビット
を第２０ビットとして、すなわちパタ−ンＰＴＮを１ビ
ットシフトしてタイムスロットＴＳｉに応じたフレ−ム
Ｂｉｔ格納ＲＡＭ３３のアドレスＡｉに格納する。
【００３４】さて、同一タイムスロットに着目すると、
フレ−ムビットは必ず到来順に・・・・Ｓ２０→Ｓ１→
Ｓ２→Ｓ３→・・→Ｓ２０→Ｓ１→Ｓ２→・・・の並び
になっている。従って、第１の多重同期処理部２１ａを
図５のように構成すると、２０フレ−ム毎にパタ−ンＰ
ＴＮと第１のフレ−ムパタ−ン（Ｓ１→Ｓ２→Ｓ３→・
・→Ｓ２０）が一致して同期位相検出信号ＳＰＤ１が出
力される。
フレ−ムビットは必ず到来順に・・・・Ｓ２０→Ｓ１→
Ｓ２→Ｓ３→・・→Ｓ２０→Ｓ１→Ｓ２→・・・の並び
になっている。従って、第１の多重同期処理部２１ａを
図５のように構成すると、２０フレ−ム毎にパタ−ンＰ
ＴＮと第１のフレ−ムパタ−ン（Ｓ１→Ｓ２→Ｓ３→・
・→Ｓ２０）が一致して同期位相検出信号ＳＰＤ１が出
力される。
【００３５】同期位相検出の動作 図６は説明しやすいように、第１フレ−ムパタ−ンが
「Ｓ４，Ｓ３，Ｓ２，Ｓ１」の４ビットであると仮定し
た場合の同期位相検出処理の説明図であり、第１タイム
スロットＴＳ１の場合である。初期時、フレ−ムＢｉｔ
格納ＲＡＭ３３のタイムスロットＴＳ１に応じたアドレ
スＡ０１の内容（フレ−ムビット並び）は、「×，×，
×」となっている（×：未定）。
「Ｓ４，Ｓ３，Ｓ２，Ｓ１」の４ビットであると仮定し
た場合の同期位相検出処理の説明図であり、第１タイム
スロットＴＳ１の場合である。初期時、フレ−ムＢｉｔ
格納ＲＡＭ３３のタイムスロットＴＳ１に応じたアドレ
スＡ０１の内容（フレ−ムビット並び）は、「×，×，
×」となっている（×：未定）。
【００３６】かかる状態において、タイムスロットＴＳ
１になり、該タイムスロットのデ−タに付属されたフレ
−ムビットＦＢ（Ｓ１とする）が到来すると、該フレ−
ムビットＦＢを第１ビットとし、かつフレ−ムビット並
び「×，×，×」を第２〜第４ビットとするパタ−ンＰ
ＴＮと第１フレ−ムパタ−ン「Ｓ４，Ｓ３，Ｓ２，Ｓ
１」を比較する。しかし、一致しないから同期位相検出
信号ＳＰＤ１を出力することなく、パタ−ンＰＴＮを１
ビットシフトしてフレ−ムＢｉｔ格納ＲＡＭ３３のアド
レスＡ０１に格納する（以上図６の(1)参照)。
１になり、該タイムスロットのデ−タに付属されたフレ
−ムビットＦＢ（Ｓ１とする）が到来すると、該フレ−
ムビットＦＢを第１ビットとし、かつフレ−ムビット並
び「×，×，×」を第２〜第４ビットとするパタ−ンＰ
ＴＮと第１フレ−ムパタ−ン「Ｓ４，Ｓ３，Ｓ２，Ｓ
１」を比較する。しかし、一致しないから同期位相検出
信号ＳＰＤ１を出力することなく、パタ−ンＰＴＮを１
ビットシフトしてフレ−ムＢｉｔ格納ＲＡＭ３３のアド
レスＡ０１に格納する（以上図６の(1)参照)。
【００３７】１フレ−ム期間が経過して次のタイムスロ
ットＴＳ１になり、フレ−ムビットＦＢ（Ｓ２である）
が到来すると、該フレ−ムビットＦＢを第１ビットと
し、かつフレ−ムビット並び「Ｓ１，×，×」を第２〜
第４ビットとするパタ−ンＰＴＮ「Ｓ２，Ｓ１，×，
×」と第１フレ−ムパタ−ン「Ｓ４，Ｓ３，Ｓ２，Ｓ
１」を比較する。しかし、一致しないから同期位相検出
信号ＳＰＤ１を出力することなく、パタ−ンＰＴＮを１
ビットシフトしてフレ−ムＢｉｔ格納ＲＡＭ３３のアド
レスＡ０１に格納する（図６の(2))。
ットＴＳ１になり、フレ−ムビットＦＢ（Ｓ２である）
が到来すると、該フレ−ムビットＦＢを第１ビットと
し、かつフレ−ムビット並び「Ｓ１，×，×」を第２〜
第４ビットとするパタ−ンＰＴＮ「Ｓ２，Ｓ１，×，
×」と第１フレ−ムパタ−ン「Ｓ４，Ｓ３，Ｓ２，Ｓ
１」を比較する。しかし、一致しないから同期位相検出
信号ＳＰＤ１を出力することなく、パタ−ンＰＴＮを１
ビットシフトしてフレ−ムＢｉｔ格納ＲＡＭ３３のアド
レスＡ０１に格納する（図６の(2))。
【００３８】再び、１フレ−ム期間が経過して次のタイ
ムスロットＴＳ１になり、フレ−ムビットＦＢ（Ｓ３で
ある）が到来すると、該フレ−ムビットＦＢを第１ビッ
トとし、かつフレ−ムビット並び「Ｓ２，Ｓ１，×」を
第２〜第４ビットとするパタ−ンＰＴＮ「Ｓ３，Ｓ２，
Ｓ１，×」と第１フレ−ムパタ−ン「Ｓ４，Ｓ３，Ｓ
２，Ｓ１」を比較する。しかし、一致しないから同期位
相検出信号ＳＰＤ１を出力することなく、パタ−ンＰＴ
Ｎを１ビットシフトしてフレ−ムＢｉｔ格納ＲＡＭ３３
のアドレスＡ０１に格納する（図６の(3))。
ムスロットＴＳ１になり、フレ−ムビットＦＢ（Ｓ３で
ある）が到来すると、該フレ−ムビットＦＢを第１ビッ
トとし、かつフレ−ムビット並び「Ｓ２，Ｓ１，×」を
第２〜第４ビットとするパタ−ンＰＴＮ「Ｓ３，Ｓ２，
Ｓ１，×」と第１フレ−ムパタ−ン「Ｓ４，Ｓ３，Ｓ
２，Ｓ１」を比較する。しかし、一致しないから同期位
相検出信号ＳＰＤ１を出力することなく、パタ−ンＰＴ
Ｎを１ビットシフトしてフレ−ムＢｉｔ格納ＲＡＭ３３
のアドレスＡ０１に格納する（図６の(3))。
【００３９】１フレ−ム期間が経過して次のタイムスロ
ットＴＳ１になり、フレ−ムビットＦＢ（Ｓ４である）
が到来すると、該フレ−ムビットＦＢを第１ビットと
し、かつフレ−ムビット並び「Ｓ３，Ｓ２，Ｓ１」を第
２〜第４ビットとするパタ−ンＰＴＮ「Ｓ４，Ｓ３，Ｓ
２，Ｓ１」と第１フレ−ムパタ−ン「Ｓ４，Ｓ３，Ｓ
２，Ｓ１」を比較する。この場合は、一致するから同期
位相検出信号ＳＰＤ１を出力すると共に、パタ−ンＰＴ
Ｎを１ビットシフトしてフレ−ムＢｉｔ格納ＲＡＭ３３
のアドレスＡ０１に格納する（図６の(4))。
ットＴＳ１になり、フレ−ムビットＦＢ（Ｓ４である）
が到来すると、該フレ−ムビットＦＢを第１ビットと
し、かつフレ−ムビット並び「Ｓ３，Ｓ２，Ｓ１」を第
２〜第４ビットとするパタ−ンＰＴＮ「Ｓ４，Ｓ３，Ｓ
２，Ｓ１」と第１フレ−ムパタ−ン「Ｓ４，Ｓ３，Ｓ
２，Ｓ１」を比較する。この場合は、一致するから同期
位相検出信号ＳＰＤ１を出力すると共に、パタ−ンＰＴ
Ｎを１ビットシフトしてフレ−ムＢｉｔ格納ＲＡＭ３３
のアドレスＡ０１に格納する（図６の(4))。
【００４０】以後、４フレ−ム毎に一致が取れて同期位
相検出信号ＳＰＤ１が出力され、後段の位相同期化部２
４でデ−タの位相同期化が行なわれる。尚、実際のＸ．
５０はフレ−ムパタ−ンが２０ビットであるため、２０
フレ−ム毎に一致が取れる。又、以上は第１フレ−ムパ
タ−ン（Ｘ．５０網）の同期位相検出の場合であるが、
第２フレ−ムパタ−ン（ＤＤＳ２０網）、第３フレ−ム
パタ−ン（ＤＤＳ１０網）、第４フレ−ムパタ−ン（Ｄ
ＤＳ５網）・・・第ｎフレ−ムパタ−ン（特殊網）の同
期位相検出も、フリップフロップ３２、フレ−ムＢｉｔ
格納ＲＡＭ３３、トライステ−トバファア３４を共通に
して、第１フレ−ムパタ−ンの同期位相と並行して同様
に行なうことができる。ただ、フレ−ム長が１０のＤＤ
Ｓ１０網の場合、第３フレ−ムパタ−ンは１０ビットで
あるため、比較部５１は先頭の１０ビットについてのみ
比較動作を行い、またフレ−ム長が５のＤＤＳ５網の場
合、第４フレ−ムパタ−ンは５ビットであるため、比較
部６１は先頭の５ビットについてのみ比較動作を行う。
相検出信号ＳＰＤ１が出力され、後段の位相同期化部２
４でデ−タの位相同期化が行なわれる。尚、実際のＸ．
５０はフレ−ムパタ−ンが２０ビットであるため、２０
フレ−ム毎に一致が取れる。又、以上は第１フレ−ムパ
タ−ン（Ｘ．５０網）の同期位相検出の場合であるが、
第２フレ−ムパタ−ン（ＤＤＳ２０網）、第３フレ−ム
パタ−ン（ＤＤＳ１０網）、第４フレ−ムパタ−ン（Ｄ
ＤＳ５網）・・・第ｎフレ−ムパタ−ン（特殊網）の同
期位相検出も、フリップフロップ３２、フレ−ムＢｉｔ
格納ＲＡＭ３３、トライステ−トバファア３４を共通に
して、第１フレ−ムパタ−ンの同期位相と並行して同様
に行なうことができる。ただ、フレ−ム長が１０のＤＤ
Ｓ１０網の場合、第３フレ−ムパタ−ンは１０ビットで
あるため、比較部５１は先頭の１０ビットについてのみ
比較動作を行い、またフレ−ム長が５のＤＤＳ５網の場
合、第４フレ−ムパタ−ンは５ビットであるため、比較
部６１は先頭の５ビットについてのみ比較動作を行う。
【００４１】位相同期化部 図７は位相同期化部の構成図である。図中、２５はタイ
ムスロットＴＳ１〜ＴＳＮ（例えばＴＳ１〜ＴＳ６４）
に割り当てるデータのフレ−ム長情報を該タイ例えばム
スロットに応じたアドレスＡ０１〜Ａ６４に記憶するフ
レ−ム長記憶部である。例えば各種網のうち最大フレ−
ム長をｍ、所定タイムスロットＴＳiに割り当てられた
網のフレ−ム長をｋiとすれば、該タイムスロットに応
じたフレ−ム長記憶部２５のアドレスにｍ／ｋi（整
数）がフレ−ム長を表す情報（小さいほどフレ−ム長は
大）として記憶される。従って、最大フレ−ム長ｍ＝２
０とし、(1) 第１タイムスロットＴＳ１にＸ．５０網
（ｋi＝２０）のデ−タが、(2) 第２タイムスロットＴ
Ｓ２にＤＤＳ２０網（ｋi＝２０）のデ−タが、(3) 第
３タイムスロットＴＳ３にＤＤＳ１０網（ｋi＝１０）
のデ−タが、(4) 第４タイムスロットＴＳ４にＤＤＳ５
網（ｋi＝５）のデ−タが、(5) 第５タイムスロットＴ
Ｓ５に特殊網（ｋi＝２０）のデ−タが、以下同様に各
タイムスロットに所定の網のデータが割り当てられるも
のとすると、フレ−ム長記憶部２５のアドレスＡ０１〜
Ａ６４に図７に示すように１，１，２，４，１，・・・
が予めソフト等の手段によって記憶される。
ムスロットＴＳ１〜ＴＳＮ（例えばＴＳ１〜ＴＳ６４）
に割り当てるデータのフレ−ム長情報を該タイ例えばム
スロットに応じたアドレスＡ０１〜Ａ６４に記憶するフ
レ−ム長記憶部である。例えば各種網のうち最大フレ−
ム長をｍ、所定タイムスロットＴＳiに割り当てられた
網のフレ−ム長をｋiとすれば、該タイムスロットに応
じたフレ−ム長記憶部２５のアドレスにｍ／ｋi（整
数）がフレ−ム長を表す情報（小さいほどフレ−ム長は
大）として記憶される。従って、最大フレ−ム長ｍ＝２
０とし、(1) 第１タイムスロットＴＳ１にＸ．５０網
（ｋi＝２０）のデ−タが、(2) 第２タイムスロットＴ
Ｓ２にＤＤＳ２０網（ｋi＝２０）のデ−タが、(3) 第
３タイムスロットＴＳ３にＤＤＳ１０網（ｋi＝１０）
のデ−タが、(4) 第４タイムスロットＴＳ４にＤＤＳ５
網（ｋi＝５）のデ−タが、(5) 第５タイムスロットＴ
Ｓ５に特殊網（ｋi＝２０）のデ−タが、以下同様に各
タイムスロットに所定の網のデータが割り当てられるも
のとすると、フレ−ム長記憶部２５のアドレスＡ０１〜
Ａ６４に図７に示すように１，１，２，４，１，・・・
が予めソフト等の手段によって記憶される。
【００４２】尚、ｍ／ｋiはｍフレ−ムの間に、該当タ
イムスロットで発生する同期位相検出信号の回数であ
る。従って、以後フレ−ム長記憶部２５に記憶されてい
る情報ｍ／ｋiを同期位相検出回数という。
イムスロットで発生する同期位相検出信号の回数であ
る。従って、以後フレ−ム長記憶部２５に記憶されてい
る情報ｍ／ｋiを同期位相検出回数という。
【００４３】２６はメモリアドレス制御部であり、各タ
イムスロットにおける同期位相検出信号ＳＰＤ１〜ＳＰ
Ｄｎの発生に基づいて該タイムスロットのデータをフレ
−ム長を考慮してメモリ上で並び替えるためのアドレス
を発生する。
イムスロットにおける同期位相検出信号ＳＰＤ１〜ＳＰ
Ｄｎの発生に基づいて該タイムスロットのデータをフレ
−ム長を考慮してメモリ上で並び替えるためのアドレス
を発生する。
【００４４】２７はフレ−ムアライナ−ＲＡＭであり、
最大フレ−ム長をｍ（例えば２０）とすると、各タイム
スロットＴＳ１〜ＴＳＮ（Ｎ＝６４）毎にｍ（＝２０）
個の記憶域、総計ｍ・Ｎ個の記憶域を備えている。すな
わち、横軸に１〜６４タイムスロット（ＴＳ１〜ＴＳ６
４）、縦軸に２０（最大フレ−ム長分）のアドレス空間
を有し、各タイムスロット毎にメモリアドレス制御部２
６より出力されるアドレスが指定する記憶域にデータを
順次格納する。尚、メモリアドレス制御部２６からのア
ドレスはフレ−ムアライナ−ＲＡＭ２７の縦方向アドレ
ス（サブレ−トアドレス）ＳＡを指し、タイムスロット
アドレスが横方向アドレスを指し、その交差点の記憶域
にデータが格納される。
最大フレ−ム長をｍ（例えば２０）とすると、各タイム
スロットＴＳ１〜ＴＳＮ（Ｎ＝６４）毎にｍ（＝２０）
個の記憶域、総計ｍ・Ｎ個の記憶域を備えている。すな
わち、横軸に１〜６４タイムスロット（ＴＳ１〜ＴＳ６
４）、縦軸に２０（最大フレ−ム長分）のアドレス空間
を有し、各タイムスロット毎にメモリアドレス制御部２
６より出力されるアドレスが指定する記憶域にデータを
順次格納する。尚、メモリアドレス制御部２６からのア
ドレスはフレ−ムアライナ−ＲＡＭ２７の縦方向アドレ
ス（サブレ−トアドレス）ＳＡを指し、タイムスロット
アドレスが横方向アドレスを指し、その交差点の記憶域
にデータが格納される。
【００４５】メモリアドレス制御部 メモリアドレス制御部２６において、２６ａはタイムス
ロット毎に保持されているフレ−ムアライナ−ＲＡＭ２
７のアドレス（サブレ−トアドレス）を更新して出力
し、該サブレ−トアドレスＳＡ及びタイムスロットアド
レスＴＳが指示する記憶域にデータを格納するアドレス
発生部、２６ｂは各タイムスロットに応じたフレ−ムア
ライナ−ＲＡＭ２７のサブレ−トアドレスを記憶するア
ドレスＲＡＭであり、タイムスロット（ＴＳ１〜ＴＳ６
４）のそれぞれに対して記憶領域（アドレスＡ０１〜Ａ
６４）を有している。２６ｃは各タイムスロットにおけ
る同期位相検出信号ＳＰＤの発生によりフレ−ム長を考
慮して該タイムスロットのアドレスの歩進及び零クリア
を指示するアドレス歩進・クリア指示部である。
ロット毎に保持されているフレ−ムアライナ−ＲＡＭ２
７のアドレス（サブレ−トアドレス）を更新して出力
し、該サブレ−トアドレスＳＡ及びタイムスロットアド
レスＴＳが指示する記憶域にデータを格納するアドレス
発生部、２６ｂは各タイムスロットに応じたフレ−ムア
ライナ−ＲＡＭ２７のサブレ−トアドレスを記憶するア
ドレスＲＡＭであり、タイムスロット（ＴＳ１〜ＴＳ６
４）のそれぞれに対して記憶領域（アドレスＡ０１〜Ａ
６４）を有している。２６ｃは各タイムスロットにおけ
る同期位相検出信号ＳＰＤの発生によりフレ−ム長を考
慮して該タイムスロットのアドレスの歩進及び零クリア
を指示するアドレス歩進・クリア指示部である。
【００４６】アドレス発生部の動作 アドレス発生部２６ａは、インクリメンタ26a-1と、フ
リップフロップ26a-2と、バッファ26a-3を有している。
現タイムスロットＴＳｊにおけるサブレ-トアドレスが
アドレスＲＡＭ２６ｂから読み出されてフリップフロッ
プ26a-2にセットされると、インクリメンタ26a-1は、ア
ドレス歩進・クリア指示部２６ｃから歩進が指示されて
いる場合、フリップフロップ26a-2にセットされている
サブレ−トアドレスを１歩進する。しかる後、該歩進し
たサブレ−トアドレスＳＡをバッファ26a-3を介してア
ドレスＲＡＭ２６ｂの現タイムスロットＴＳｊに応じた
アドレスに記憶すると共に、フレ-ムアライナ-ＲＡＭ２
７に出力し、データＤＴを現タイムスロットアドレスと
サブレ−トアドレスが示すフレ−ムアライナ−ＲＡＭ２
７の記憶域に格納する。
リップフロップ26a-2と、バッファ26a-3を有している。
現タイムスロットＴＳｊにおけるサブレ-トアドレスが
アドレスＲＡＭ２６ｂから読み出されてフリップフロッ
プ26a-2にセットされると、インクリメンタ26a-1は、ア
ドレス歩進・クリア指示部２６ｃから歩進が指示されて
いる場合、フリップフロップ26a-2にセットされている
サブレ−トアドレスを１歩進する。しかる後、該歩進し
たサブレ−トアドレスＳＡをバッファ26a-3を介してア
ドレスＲＡＭ２６ｂの現タイムスロットＴＳｊに応じた
アドレスに記憶すると共に、フレ-ムアライナ-ＲＡＭ２
７に出力し、データＤＴを現タイムスロットアドレスと
サブレ−トアドレスが示すフレ−ムアライナ−ＲＡＭ２
７の記憶域に格納する。
【００４７】一方、インクリメンタ26a-1は、アドレス
歩進・クリア指示部２６ｃから零クリアが指示されてい
る場合には、フリップフロップ26a-2にセットされてい
るサブレ−トアドレスを零クリアし、該零クリアしたサ
ブレ−トアドレス（＝０）をバッファ26a-3を介してア
ドレスＲＡＭ２６ｂの現タイムスロットＴＳｊに応じた
アドレスに記憶すると共に、フレ-ムアライナ-ＲＡＭ２
７に出力し、データＤＴを現タイムスロットアドレスと
サブレ−トアドレス（＝０）が示すフレ−ムアライナ−
ＲＡＭ２７の記憶域に格納する。
歩進・クリア指示部２６ｃから零クリアが指示されてい
る場合には、フリップフロップ26a-2にセットされてい
るサブレ−トアドレスを零クリアし、該零クリアしたサ
ブレ−トアドレス（＝０）をバッファ26a-3を介してア
ドレスＲＡＭ２６ｂの現タイムスロットＴＳｊに応じた
アドレスに記憶すると共に、フレ-ムアライナ-ＲＡＭ２
７に出力し、データＤＴを現タイムスロットアドレスと
サブレ−トアドレス（＝０）が示すフレ−ムアライナ−
ＲＡＭ２７の記憶域に格納する。
【００４８】アドレス歩進・クリア指示部の動作 アドレス歩進・クリア指示部２６ｃは、インクリメンタ
26c-1と、フリップフロップ26c-2と、バッファ26c-3
と、各タイムスロットにおける同期位相検出信号の発生
回数（初期値は零）を記憶する同期位相検出信号数記憶
部26c-4と、比較器26c-5を有している。
26c-1と、フリップフロップ26c-2と、バッファ26c-3
と、各タイムスロットにおける同期位相検出信号の発生
回数（初期値は零）を記憶する同期位相検出信号数記憶
部26c-4と、比較器26c-5を有している。
【００４９】現タイムスロットＴＳｊの同期位相検出信
号の発生回数Ｓjは記憶部26c-4より読み出されてフリッ
プフロップ26c-2にセットされる。このタイムスロット
において、同期位相検出信号ＳＰＤが発生しなければ、
インクリメンタ26c-1は発生回数Ｓjの歩進動作をせず、
そのままバッファを介してＳjを元のアドレスに格納す
る。又、比較器26c-5も比較動作をせず、線Ｌ１にハイ
レベルの信号ＣＬＳＴ（歩進指示）を出力し、アドレス
発生部２６ａをしてアドレスを歩進させる。
号の発生回数Ｓjは記憶部26c-4より読み出されてフリッ
プフロップ26c-2にセットされる。このタイムスロット
において、同期位相検出信号ＳＰＤが発生しなければ、
インクリメンタ26c-1は発生回数Ｓjの歩進動作をせず、
そのままバッファを介してＳjを元のアドレスに格納す
る。又、比較器26c-5も比較動作をせず、線Ｌ１にハイ
レベルの信号ＣＬＳＴ（歩進指示）を出力し、アドレス
発生部２６ａをしてアドレスを歩進させる。
【００５０】一方、現タイムスロットにおいて、同期位
相検出信号ＳＰＤが発生していれば、インクリメンタ26
c-1は発生回数Ｓjを１カウントアップし、比較部26c-5
に入力する。比較部は現タイムスロットにおける同期位
相検出信号ＳＰＤの発生回数Ｓjとフレ−ム長記憶部２
５に記憶されている現タイムスロットの同期位相検出回
数ｍ／ｋiが一致するか監視し、一致してなければ、線
Ｌ１にハイレベルの信号ＣＬＳＴ（歩進指示）を出力
し、アドレス発生部２６ａをしてアドレスを歩進させ
る。又、インクリメンタ26c-1は発生回数Ｓjをバッファ
を介して記憶部26c-4の元のアドレスに格納する。
相検出信号ＳＰＤが発生していれば、インクリメンタ26
c-1は発生回数Ｓjを１カウントアップし、比較部26c-5
に入力する。比較部は現タイムスロットにおける同期位
相検出信号ＳＰＤの発生回数Ｓjとフレ−ム長記憶部２
５に記憶されている現タイムスロットの同期位相検出回
数ｍ／ｋiが一致するか監視し、一致してなければ、線
Ｌ１にハイレベルの信号ＣＬＳＴ（歩進指示）を出力
し、アドレス発生部２６ａをしてアドレスを歩進させ
る。又、インクリメンタ26c-1は発生回数Ｓjをバッファ
を介して記憶部26c-4の元のアドレスに格納する。
【００５１】しかし、同期位相検出信号ＳＰＤの発生回
数Ｓjとフレ−ム長記憶部２５に記憶されている現タイ
ムスロットの同期位相検出回数ｍ／ｋiが一致していれ
ば、線Ｌ１にロ−レベルの信号ＣＬＳＴ（零クリア指
示）を出力し、アドレス発生部２６ａをしてアドレスを
零にクリアさせる。又、零クリア指示により、インクリ
メンタ26c-1は発生回数Ｓjを零にクリアしバッファを介
して記憶部26c-4の元のアドレスに格納する。
数Ｓjとフレ−ム長記憶部２５に記憶されている現タイ
ムスロットの同期位相検出回数ｍ／ｋiが一致していれ
ば、線Ｌ１にロ−レベルの信号ＣＬＳＴ（零クリア指
示）を出力し、アドレス発生部２６ａをしてアドレスを
零にクリアさせる。又、零クリア指示により、インクリ
メンタ26c-1は発生回数Ｓjを零にクリアしバッファを介
して記憶部26c-4の元のアドレスに格納する。
【００５２】メモリアドレス制御部の全体の動作 図８、図９、図１０は最大フレ−ム長ｍ＝２０とした時
のメモリアドレス制御部２６の全体の動作を説明するタ
イムチャ−トであり、図８はフレ−ム長２０を有する
Ｘ．５０網、ＤＤＳ２０網等におけるアドレス制御を示
し、図９はフレ−ム長１０のＤＤＳ１０網におけるアド
レス制御を示し、図１０はフレ−ム長５のＤＤＳ５網に
おけるアドレス制御を示す。
のメモリアドレス制御部２６の全体の動作を説明するタ
イムチャ−トであり、図８はフレ−ム長２０を有する
Ｘ．５０網、ＤＤＳ２０網等におけるアドレス制御を示
し、図９はフレ−ム長１０のＤＤＳ１０網におけるアド
レス制御を示し、図１０はフレ−ム長５のＤＤＳ５網に
おけるアドレス制御を示す。
【００５３】(a) フレ−ム長２０の場合 フレ−ム長が２０の場合（図８）、２０フレ−ム毎に同
期位相検出信号ＳＰＤが発生する。従って、第１フレ−
ムにおいて同期位相検出信号ＳＰＤが発生するものとす
ると、第１フレ−ムにおいて同期位相検出信号発生回数
Ｓjは１になる。フレ−ム長２０の場合、フレ−ム長記
憶部２５に記憶されている同期位相検出回数ｍ／ｋiは
１であるから一致が取れ、アドレス歩進・クリア指示部
２６ｃから直ちにロ−レベルのクリア指示信号ＣＬＳＴ
が発生し、発生回数Ｓjが零にクリアされると共に、ア
ドレス発生部２６ａでサブレ−トアドレスＳＡが零にク
リアされ、該サブレ−トアドレス（＝０）が指示する記
憶域に同期ビットＳ１を有するデータが格納される。
期位相検出信号ＳＰＤが発生する。従って、第１フレ−
ムにおいて同期位相検出信号ＳＰＤが発生するものとす
ると、第１フレ−ムにおいて同期位相検出信号発生回数
Ｓjは１になる。フレ−ム長２０の場合、フレ−ム長記
憶部２５に記憶されている同期位相検出回数ｍ／ｋiは
１であるから一致が取れ、アドレス歩進・クリア指示部
２６ｃから直ちにロ−レベルのクリア指示信号ＣＬＳＴ
が発生し、発生回数Ｓjが零にクリアされると共に、ア
ドレス発生部２６ａでサブレ−トアドレスＳＡが零にク
リアされ、該サブレ−トアドレス（＝０）が指示する記
憶域に同期ビットＳ１を有するデータが格納される。
【００５４】以後、２０フレ−ムまで同期位相検出信号
ＳＰＤが発生しないからフレ−ム毎にサブレ−トアドレ
スＳＡは０→１→２→３→・・・→１９と変化し、順次
同期ビットＳ２，Ｓ３，Ｓ４，・・・Ｓ２０を有するデ
ータがフレ−ムアライナ−ＲＡＭ２７に格納される。
ＳＰＤが発生しないからフレ−ム毎にサブレ−トアドレ
スＳＡは０→１→２→３→・・・→１９と変化し、順次
同期ビットＳ２，Ｓ３，Ｓ４，・・・Ｓ２０を有するデ
ータがフレ−ムアライナ−ＲＡＭ２７に格納される。
【００５５】図１１はフレ−ムアライナ−ＲＡＭ２７に
おけるデータ格納状態説明図であり、フレ−ム長２０の
タイムスロットＴＳ１，２，５において、データが順に
記憶されていることが理解される。
おけるデータ格納状態説明図であり、フレ−ム長２０の
タイムスロットＴＳ１，２，５において、データが順に
記憶されていることが理解される。
【００５６】(b) フレ-ム長１０の場合 フレ−ム長が１０の場合（図９）、１０フレ−ム毎に同
期位相検出信号ＳＰＤが発生する。従って、第１フレ−
ムにおいて同期位相検出信号ＳＰＤが発生するものとす
ると、最初の第１フレ−ムにおいて同期位相検出信号発
生回数Ｓjは２になる（直前まで１であったとする）。
フレ−ム長１０の場合、フレ−ム長記憶部２５に記憶さ
れている同期位相検出回数ｍ／ｋiは２であるから一致
が取れ、アドレス歩進・クリア指示部２６ｃからロ−レ
ベルのクリア指示信号ＣＬＳＴが直ちに発生し、発生回
数Ｓjが零にクリアされると共に、アドレス発生部２６
ａでサブレ−トアドレスＳＡが零にクリアされ、該サブ
レ−トアドレス（＝０）が指示する記憶域に同期ビット
Ｓ１を有するデータが格納される。
期位相検出信号ＳＰＤが発生する。従って、第１フレ−
ムにおいて同期位相検出信号ＳＰＤが発生するものとす
ると、最初の第１フレ−ムにおいて同期位相検出信号発
生回数Ｓjは２になる（直前まで１であったとする）。
フレ−ム長１０の場合、フレ−ム長記憶部２５に記憶さ
れている同期位相検出回数ｍ／ｋiは２であるから一致
が取れ、アドレス歩進・クリア指示部２６ｃからロ−レ
ベルのクリア指示信号ＣＬＳＴが直ちに発生し、発生回
数Ｓjが零にクリアされると共に、アドレス発生部２６
ａでサブレ−トアドレスＳＡが零にクリアされ、該サブ
レ−トアドレス（＝０）が指示する記憶域に同期ビット
Ｓ１を有するデータが格納される。
【００５７】以後、１０フレ−ムまで同期位相検出信号
ＳＰＤが発生しないからフレ−ム毎にサブレ−トアドレ
スＳＡは０→１→２→３→・・・→９と変化し、順次同
期ビットＳ２，Ｓ３，Ｓ４，・・・Ｓ１０を有するデー
タがフレ−ムアライナ−ＲＡＭ２７に格納される。そし
て、次の第１フレ−ムにおいて同期位相検出信号ＳＰＤ
が発生し、発生回数Ｓjは１になるが、同期位相検出回
数ｍ／ｋiと一致が取れず、クリア指示信号ＣＬＳＴは
ハイレベルとなり（歩進が指示される）、以後、次の１
０フレ−ムまで同期位相検出信号ＳＰＤが発生しないか
らフレ−ム毎にサブレ−トアドレスＳＡは１０→１１→
１２→１３→・・・→１９と変化し、順次同期ビットＳ
１，Ｓ２，Ｓ３，・・・Ｓ１０を有するデータがフレ−
ムアライナ−ＲＡＭ２７に格納される。すなわち、図１
１に示すようにフレ−ム長１０のタイムスロットＴＳ３
において、データが順に記憶される。
ＳＰＤが発生しないからフレ−ム毎にサブレ−トアドレ
スＳＡは０→１→２→３→・・・→９と変化し、順次同
期ビットＳ２，Ｓ３，Ｓ４，・・・Ｓ１０を有するデー
タがフレ−ムアライナ−ＲＡＭ２７に格納される。そし
て、次の第１フレ−ムにおいて同期位相検出信号ＳＰＤ
が発生し、発生回数Ｓjは１になるが、同期位相検出回
数ｍ／ｋiと一致が取れず、クリア指示信号ＣＬＳＴは
ハイレベルとなり（歩進が指示される）、以後、次の１
０フレ−ムまで同期位相検出信号ＳＰＤが発生しないか
らフレ−ム毎にサブレ−トアドレスＳＡは１０→１１→
１２→１３→・・・→１９と変化し、順次同期ビットＳ
１，Ｓ２，Ｓ３，・・・Ｓ１０を有するデータがフレ−
ムアライナ−ＲＡＭ２７に格納される。すなわち、図１
１に示すようにフレ−ム長１０のタイムスロットＴＳ３
において、データが順に記憶される。
【００５８】(c) フレ-ム長５の場合 フレ−ム長が５の場合（図１０）、５フレ−ム毎に同期
位相検出信号ＳＰＤが発生する。従って、第１フレ−ム
において同期位相検出信号ＳＰＤが発生するものとする
と、最初の第１フレ−ムにおいて同期位相検出信号発生
回数Ｓjは４になる（直前まで３であったとする）。フ
レ−ム長５の場合、フレ−ム長記憶部２５に記憶されて
いる同期位相検出回数ｍ／ｋiは４であるから一致が取
れ、アドレス歩進・クリア指示部２６ｃからロ−レベル
のクリア指示信号ＣＬＳＴが直ちに発生し、発生回数Ｓ
jが零にクリアされると共に、アドレス発生部２６ａで
サブレ−トアドレスＳＡが零にクリアされ、該サブレ−
トアドレス（＝０）が指示する記憶域に同期ビットＳ１
を有するデータが格納される。
位相検出信号ＳＰＤが発生する。従って、第１フレ−ム
において同期位相検出信号ＳＰＤが発生するものとする
と、最初の第１フレ−ムにおいて同期位相検出信号発生
回数Ｓjは４になる（直前まで３であったとする）。フ
レ−ム長５の場合、フレ−ム長記憶部２５に記憶されて
いる同期位相検出回数ｍ／ｋiは４であるから一致が取
れ、アドレス歩進・クリア指示部２６ｃからロ−レベル
のクリア指示信号ＣＬＳＴが直ちに発生し、発生回数Ｓ
jが零にクリアされると共に、アドレス発生部２６ａで
サブレ−トアドレスＳＡが零にクリアされ、該サブレ−
トアドレス（＝０）が指示する記憶域に同期ビットＳ１
を有するデータが格納される。
【００５９】以後、５フレ−ムまで同期位相検出信号Ｓ
ＰＤが発生しないからフレ−ム毎にサブレ−トアドレス
ＳＡは０→１→２→３→４と変化し、順次同期ビットＳ
２，Ｓ３，Ｓ４，Ｓ５を有するデータがフレ−ムアライ
ナ−ＲＡＭ２７に格納される。そして、次の第１フレ−
ムにおいて同期位相検出信号ＳＰＤが発生し、発生回数
Ｓjは２になるが、同期位相検出回数ｍ／ｋiと一致が取
れず、クリア指示信号ＣＬＳＴはハイレベルとなり（歩
進が指示される）、以後、次の５フレ−ムまで同期位相
検出信号ＳＰＤが発生しないからフレ−ム毎にサブレ−
トアドレスは５→６→７→８→９と変化し、順次同期ビ
ットＳ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５を有するデータがフ
レ−ムアライナ−ＲＡＭ２７に格納される。以後、同様
に、サブレ−トアドレスＳＡは１０→１１→１２→１３
→・・・・・１９と変化し、同期ビットＳ１，Ｓ２，Ｓ
３，Ｓ４，Ｓ５を有するデータがフレ−ムアライナ−Ｒ
ＡＭ２７に格納される。すなわち、図１１に示すように
フレ−ム長５のタイムスロットＴＳ４において、データ
が順に記憶される。
ＰＤが発生しないからフレ−ム毎にサブレ−トアドレス
ＳＡは０→１→２→３→４と変化し、順次同期ビットＳ
２，Ｓ３，Ｓ４，Ｓ５を有するデータがフレ−ムアライ
ナ−ＲＡＭ２７に格納される。そして、次の第１フレ−
ムにおいて同期位相検出信号ＳＰＤが発生し、発生回数
Ｓjは２になるが、同期位相検出回数ｍ／ｋiと一致が取
れず、クリア指示信号ＣＬＳＴはハイレベルとなり（歩
進が指示される）、以後、次の５フレ−ムまで同期位相
検出信号ＳＰＤが発生しないからフレ−ム毎にサブレ−
トアドレスは５→６→７→８→９と変化し、順次同期ビ
ットＳ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５を有するデータがフ
レ−ムアライナ−ＲＡＭ２７に格納される。以後、同様
に、サブレ−トアドレスＳＡは１０→１１→１２→１３
→・・・・・１９と変化し、同期ビットＳ１，Ｓ２，Ｓ
３，Ｓ４，Ｓ５を有するデータがフレ−ムアライナ−Ｒ
ＡＭ２７に格納される。すなわち、図１１に示すように
フレ−ム長５のタイムスロットＴＳ４において、データ
が順に記憶される。
【００６０】以上、本発明を実施例により説明したが、
本発明は請求の範囲に記載した本発明の主旨に従い種々
の変形が可能であり、本発明はこれらを排除するもので
はない。
本発明は請求の範囲に記載した本発明の主旨に従い種々
の変形が可能であり、本発明はこれらを排除するもので
はない。
【００６１】
【発明の効果】以上本発明によれば、各種網における異
なったフレ−ムパタ−ン毎に多重同期処理部を設け、そ
れぞれにおいて自分に指定されたフレ−ムパタ−ンを検
出した時、同期位相検出信号を発生し、各タイムスロッ
トにおける同期位相検出信号の発生により、該タイムス
ロットのデータをそのフレ−ム長を考慮してメモリ上に
並び替え、各データの位相を同一にして出力するように
したから、異なったフレ−ムパタ−ン、異なったフレ−
ム長の網が混在して、各網から位相の異なったデータを
受信しても同期取りが可能となり、フレキシブルなネッ
トワ−クの構成ができる。
なったフレ−ムパタ−ン毎に多重同期処理部を設け、そ
れぞれにおいて自分に指定されたフレ−ムパタ−ンを検
出した時、同期位相検出信号を発生し、各タイムスロッ
トにおける同期位相検出信号の発生により、該タイムス
ロットのデータをそのフレ−ム長を考慮してメモリ上に
並び替え、各データの位相を同一にして出力するように
したから、異なったフレ−ムパタ−ン、異なったフレ−
ム長の網が混在して、各網から位相の異なったデータを
受信しても同期取りが可能となり、フレキシブルなネッ
トワ−クの構成ができる。
【００６２】又、本発明によれば、タイムスロット毎に
最新の（ｆ−１）個のフレ−ムビットを記憶する記憶部
と、所定タイムスロットにおいて新たに発生したフレ−
ムビットと該タイムスロットにおける前記最新の（ｆ−
１）個のフレ−ムビットを合成してｆビットのフレ−ム
パタ−ンを出力する合成部と、合成フレ−ムパタ−ンと
予め設定されているｆビットとのフレ−ムパタ−ンを比
較する比較部と、シフト操作により、最新の（ｆ−１）
個のフレ−ムビットを記憶部に格納する格納部で第１の
多重同期処理部を構成し、他の多重同期処理部には比較
部のみを設け、記憶部、合成部、格納部は第１の多重同
期処理部に設けたものを共用するように構成したから、
多重同期処理部のハ−ドウェア規模を小さく、かつ安価
にすることができる。
最新の（ｆ−１）個のフレ−ムビットを記憶する記憶部
と、所定タイムスロットにおいて新たに発生したフレ−
ムビットと該タイムスロットにおける前記最新の（ｆ−
１）個のフレ−ムビットを合成してｆビットのフレ−ム
パタ−ンを出力する合成部と、合成フレ−ムパタ−ンと
予め設定されているｆビットとのフレ−ムパタ−ンを比
較する比較部と、シフト操作により、最新の（ｆ−１）
個のフレ−ムビットを記憶部に格納する格納部で第１の
多重同期処理部を構成し、他の多重同期処理部には比較
部のみを設け、記憶部、合成部、格納部は第１の多重同
期処理部に設けたものを共用するように構成したから、
多重同期処理部のハ−ドウェア規模を小さく、かつ安価
にすることができる。
【００６３】更に、本発明によれば、最大フレ−ム長を
ｍ（＝２０）とすると、フレ−ムアライナ−ＲＡＭに各
タイムスロット毎に２０の記憶域を設け、フレ−ム長２
０のデータ（Ｘ．５０網、ＤＤＳ２０網、独自網等）は
同期位相検出信号の発生により、該データに割り当てた
タイムスロットに応じた第１記憶域から順次第２０記憶
域に記憶し、同期位相検出信号の発生により再び第１記
憶域から記憶するようにし、又フレ−ム長がｋ（＝１０
又は５）のデータ（ＤＤＳ１０網，ＤＤＳ５網）は同期
位相検出信号の発生により、該データに割り当てたタイ
ムスロットに応じた第１記憶域より順次第ｋ記憶域に記
憶し、次の同期位相検出信号の発生により、該データに
割り当てたタイムスロットに応じた第(k+1)記憶域から
順次第2・k記憶域に記憶し、同様にして第２０記憶域ま
で記憶し、次の同期位相検出信号の発生により再び第１
記憶域から記憶するようにしたから、フレ−ム長が異な
ってもフレ−ムアライナ−ＲＡＭ上にデータを並び替え
て、各データの位相を合わせて出力できる。
ｍ（＝２０）とすると、フレ−ムアライナ−ＲＡＭに各
タイムスロット毎に２０の記憶域を設け、フレ−ム長２
０のデータ（Ｘ．５０網、ＤＤＳ２０網、独自網等）は
同期位相検出信号の発生により、該データに割り当てた
タイムスロットに応じた第１記憶域から順次第２０記憶
域に記憶し、同期位相検出信号の発生により再び第１記
憶域から記憶するようにし、又フレ−ム長がｋ（＝１０
又は５）のデータ（ＤＤＳ１０網，ＤＤＳ５網）は同期
位相検出信号の発生により、該データに割り当てたタイ
ムスロットに応じた第１記憶域より順次第ｋ記憶域に記
憶し、次の同期位相検出信号の発生により、該データに
割り当てたタイムスロットに応じた第(k+1)記憶域から
順次第2・k記憶域に記憶し、同様にして第２０記憶域ま
で記憶し、次の同期位相検出信号の発生により再び第１
記憶域から記憶するようにしたから、フレ−ム長が異な
ってもフレ−ムアライナ−ＲＡＭ上にデータを並び替え
て、各データの位相を合わせて出力できる。
【００６４】又、本発明によれば、タイムスロット毎に
フレ−ムアライナ−ＲＡＭへのデータ格納アドレスを更
新・出力するメモリアドレス発生制御部を設け、該メモ
リアドレス発生制御部から出力される所定タイムスロッ
トのアドレスが指示する記憶域へ該タイムスロットのデ
ータを書き込み、第ｍ記憶域までデータを書き込んだ
時、次の同期位相検出信号の発生により該タイムスロッ
トのアドレスをクリアするように構成したから、メモリ
アドレス発生制御を全タイムスロット共通の回路で行う
ことができ、ハ−ドウェア規模を小さく安価にすること
ができる。
フレ−ムアライナ−ＲＡＭへのデータ格納アドレスを更
新・出力するメモリアドレス発生制御部を設け、該メモ
リアドレス発生制御部から出力される所定タイムスロッ
トのアドレスが指示する記憶域へ該タイムスロットのデ
ータを書き込み、第ｍ記憶域までデータを書き込んだ
時、次の同期位相検出信号の発生により該タイムスロッ
トのアドレスをクリアするように構成したから、メモリ
アドレス発生制御を全タイムスロット共通の回路で行う
ことができ、ハ−ドウェア規模を小さく安価にすること
ができる。
【００６５】更に、本発明によれば、各タイムスロット
に割り当てるデータのフレ−ム長をｋiとする時、ｍ／
ｋi（＝整数）を該タイムスロットに対応させフレ−ム
長記憶部に記憶しておき、該タイムスロットに対してｍ
／ｋi個の同期位相検出信号が発生したか監視し、ｍ／
ｋi個の同期位相検出信号の発生により、アドレス発生
部により該当タイムスロットのアドレスをクリアするよ
うに構成したから、アドレスクリア制御を全タイムスロ
ット共通に行うことができ、ハ−ドウェア規模を小さく
でき、しかもフレ−ム長が異なっても簡単にフレ−ムア
ライナ−ＲＡＭに効率よくデータを並び替えができる。
に割り当てるデータのフレ−ム長をｋiとする時、ｍ／
ｋi（＝整数）を該タイムスロットに対応させフレ−ム
長記憶部に記憶しておき、該タイムスロットに対してｍ
／ｋi個の同期位相検出信号が発生したか監視し、ｍ／
ｋi個の同期位相検出信号の発生により、アドレス発生
部により該当タイムスロットのアドレスをクリアするよ
うに構成したから、アドレスクリア制御を全タイムスロ
ット共通に行うことができ、ハ−ドウェア規模を小さく
でき、しかもフレ−ム長が異なっても簡単にフレ−ムア
ライナ−ＲＡＭに効率よくデータを並び替えができる。
【図１】本発明の原理説明図である。
【図２】通信システムの構成図である。
【図３】多重同期処理装置の全体の概略構成図である。
【図４】多重同期処理部の全体構成図である。
【図５】１つの多重同期処理部の詳細構成図である。
【図６】多重同期処理部の同期検出動作の説明図であ
る。
る。
【図７】位相同期化部の構成図である。
【図８】フレ−ム長２０におけるタイムチャ−トであ
る。
る。
【図９】フレ−ム長１０におけるタイムチャ−トであ
る。
る。
【図１０】フレ−ム長５におけるタイムチャ−トであ
る。
る。
【図１１】フレ−ムアライナ−ＲＡＭにおけるデータ記
憶の説明図である。
憶の説明図である。
【図１２】従来の多重同期処理部の構成図である。
【図１３】フレ−ム、タイムスロット、デ−タの関係図
である。
である。
【図１４】同期が取れている場合のフレ−ムデ−タ構成
図である。
図である。
【図１５】同期パタ−ン説明図である。
【図１６】多重同期処理の説明図である。
【図１７】同期処理の全体のタイムチャ−トである。
【図１８】Ｘ．５０網のシステムの全体図である。
【図１９】時分割多重デ−タ例である。
２１ａ〜２１ｎ・・第１〜第ｎの多重同期処理部 ２２・・フレ−ムパタ−ン種記憶部 ２３・・選択部 ２４・・位相同期化部 ２５・・フレ−ム長記憶部 ２６・・メモリアドレス制御部（フレ−ムアライナ−ア
ドレス制御部） ２７・・フレ−ムアライナ−ＲＡＭ
ドレス制御部） ２７・・フレ−ムアライナ−ＲＡＭ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04J 3/00 H04L 7/00
Claims (5)
- 【請求項１】 異なる位相で入力される所定フレ−ムパ
タ−ンを有する複数のデータを所定内部タイムスロット
に割り当て、内部タイムスロット毎に、該タイムスロッ
トに割り当てたデータのフレ−ムパタ−ンが検出された
時、同期位相検出信号を出力する多重同期処理部と、該
同期位相検出信号に基づいて各タイムスロットのデータ
をメモリ（フレ−ムアライナ−）上で並び変え、各デー
タの位相を同一にする位相同期化部を備えた通信装置の
混成多重同期方式において、 異なるフレ−ムパタ−ン、異なるフレ−ム長を有する複
数のデータを処理する場合、各所定内部タイムスロット
に割り当てるデータのフレ−ムパタ−ンの種類と該デー
タのフレ−ム長を予め記憶しておき、 異なるフレ−ムパタ−ンのそれぞれに対応して多重同期
処理部を設け、多重同期処理部はフレ−ムビットが入力
される毎に多重同期処理を行い、 現タイムスロットにおけるフレ−ムパタ−ンの種類に応
じた多重同期処理部から出力される同期位相検出信号を
選択して位相同期化部に入力し、 位相同期化部は該同期位相検出信号に基づいて現タイム
スロットにおけるデータをフレ−ム長を考慮してメモリ
（フレ−ムアライナ−）上で並び変え、各タイムスロッ
トのデータの位相を同一にすることを特徴とする混成多
重同期方式。 - 【請求項２】 前記１つの多重同期処理部は、フレ−ム
長をｆとすれば、タイムスロット毎に最新の（ｆ−１）
個のフレ−ムビットを記憶する記憶部と、所定タイムス
ロットにおいて新たに発生したフレ−ムビットと該タイ
ムスロットにおける前記最新の（ｆ−１）個のフレ−ム
ビットを合成してｆビットのフレ−ムパタ−ンを出力す
る合成部と、合成フレ−ムパタ−ンと予め設定されてい
るフレ−ムパタ−ンを比較する比較部と、最新の（ｆ−
１）個のフレ−ムビットを記憶部に格納する格納部を備
え、他の多重同期処理部は比較部のみを備え、記憶部、
合成部、格納部は前記１つの多重同期処理部に設けたも
のを共用することを特徴とする請求項１記載の混成多重
同期方式。 - 【請求項３】 前記メモリ（フレ−ムアライナ−）は、
最大フレ−ム長をｍとすると、各タイムスロット毎に第
１、第２、・・・第ｍのｍ個の記憶域を備え、 位相同期化部は、所定タイムスロットに割り当てたフレ
−ム長ｍのデータを同期位相検出信号の発生により、該
タイムスロットに応じた第１記憶域に記憶し、以後同期
位相検出信号が発生する迄、該タイムスロットのフレ−
ム長ｍのデータを第２、第３、・・・第ｍ記憶域に順次
記憶し、同期位相検出信号の発生により再び第１記憶域
から記憶し、 所定タイムスロットのフレ−ム長がｋ（ｍ／ｋは整数）
のデータは同期位相検出信号の発生により、該タイムス
ロットに応じた第１記憶域に記憶し、以後フレ−ム長ｋ
のデータを該タイムスロットの第２、第３、・・・第ｋ
記憶域に順次記憶し、次の同期位相検出信号の発生によ
り、該タイムスロットに応じた第(k+1)記憶域に記憶
し、以後該タイムスロットのデータを順次第(k+2)、第
(k+3)、・・・第2・k記憶域に順次記憶し、同様にして第
ｍ記憶域まで記憶し、次の同期位相検出信号の発生によ
り再び第１記憶域から記憶することを特徴とする請求項
１又は請求項２記載の混成多重同期方式。 - 【請求項４】 位相同期化部は、各タイムスロット毎に
メモリ（フレ−ムアライナ−）へのデータ格納アドレス
を更新・出力するアドレス発生部を備え、 アドレス発生部から出力される現タイムスロットのアド
レスが指示するメモリ（フレ−ムアライナ−）の記憶域
へ現タイムスロットのデータを書き込み、 タイムスロット毎に第ｍ記憶域までデータを書き込んだ
時、次の同期位相検出信号の発生によりアドレス発生部
は該タイムスロットのアドレスをクリアすることを特徴
とする請求項３記載の混成多重同期方式。 - 【請求項５】 タイムスロットに割り当てるデータのフ
レ−ム長をｋとする時、ｍ／ｋ（＝整数）を該タイムス
ロットに対応させて記憶しておき、 該タイムスロットに対してｍ／ｋ個の同期位相検出信号
が発生したか監視し、ｍ／ｋ個の同期位相検出信号の発
生により、前記アドレス発生部は該当タイムスロットの
アドレスをクリアすることを特徴とする請求項４記載の
混成多重同期方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3182543A JP3029886B2 (ja) | 1991-07-23 | 1991-07-23 | 混成多重同期方式 |
| US07/917,811 US5317572A (en) | 1991-07-23 | 1992-07-21 | Hybrid multiplex synchronizing method and apparatus therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3182543A JP3029886B2 (ja) | 1991-07-23 | 1991-07-23 | 混成多重同期方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0530065A JPH0530065A (ja) | 1993-02-05 |
| JP3029886B2 true JP3029886B2 (ja) | 2000-04-10 |
Family
ID=16120130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3182543A Expired - Fee Related JP3029886B2 (ja) | 1991-07-23 | 1991-07-23 | 混成多重同期方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5317572A (ja) |
| JP (1) | JP3029886B2 (ja) |
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| US5603079A (en) * | 1994-10-03 | 1997-02-11 | Motorola, Inc. | Satellite-based messaging system transmitting during guard band of satellite-based telephone system and method of operation thereof |
| US5611075A (en) * | 1994-10-04 | 1997-03-11 | Analog Devices, Inc. | Bus architecture for digital signal processor allowing time multiplexed access to memory banks |
| US6567424B1 (en) * | 1995-08-07 | 2003-05-20 | Motorola, Inc. | Apparatus and method for determining a synchronization signal |
| FI101120B (fi) | 1995-09-05 | 1998-04-15 | Nokia Telecommunications Oy | Yhden bitin resoluutiolla kytkevä kytkentäkenttä |
| US5640398A (en) * | 1995-11-01 | 1997-06-17 | Pmc-Sierra, Inc. | State machine architecture for concurrent processing of multiplexed data streams |
| US5896543A (en) * | 1996-01-25 | 1999-04-20 | Analog Devices, Inc. | Digital signal processor architecture |
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| JPH10322298A (ja) * | 1997-05-20 | 1998-12-04 | Nec Corp | 時分割多重伝送におけるチャネル認識方法及びこれを用いた時分割多重伝送システム |
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| US6381647B1 (en) | 1998-09-28 | 2002-04-30 | Raytheon Company | Method and system for scheduling network communication |
| US6374314B1 (en) | 1998-09-28 | 2002-04-16 | Raytheon Company | Method for managing storage of data by storing buffer pointers of data comprising a sequence of frames in a memory location different from a memory location for pointers of data not comprising a sequence of frames |
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-
1991
- 1991-07-23 JP JP3182543A patent/JP3029886B2/ja not_active Expired - Fee Related
-
1992
- 1992-07-21 US US07/917,811 patent/US5317572A/en not_active Expired - Lifetime
Also Published As
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| US5317572A (en) | 1994-05-31 |
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