DE2657365B1 - Verfahren und Schaltungsanordnung zur Durchfuehrung des Verfahrens zur Rahmensynchronisierung eines Zeitmultiplexsystems - Google Patents

Description

Die Erfindung bezieht sich auf ein Verfahren zur Synchronisierung eines Zeitmultiplexsystems mit mehreren Datenkanälen, mit einem Multiplexer, der pro Zeitmultiplexrahmen insgesamt m Zeitschlitze bereitstellt und ein Multiplexsignal abgibt, mit einem sendeseitigen Synchronisierbitgenerator, der Synchronisierbits erzeugt, die im Rahmen des Multiplexsignals von der Sendeseite zur Empfangsseite übertragen werden, mit einem empfangsseitigen Taktgeber zur Erzeugung eines Bittaktes, mit einem empfangsseitigen Adressengeber zum Betrieb eines Demultiplexers und mit einem empfangsseitigen Synchronisierdiskriminator, der mit Hilfe der Synchronisierbits ein Synchronisiersignal zum Betrieb des Adressengebers erzeugt.

Zur Rahmensynchronisierung von Zeitmultiplexsystemen werden bekanntlich pro Zeitmultiplexrahmen mehrere Synchronisierbits übertragen, die insgesamt ein Synchronisierwort bilden. Durch empfangsseitige Decodierung dieses Synchronisierwortes wird die Lage des Zeitmultiplexrahmens erkannt und eine Zeitmultiplexrahmensynchronisierung ermöglicht. Wenn die Synchronisierworte nur aus einer relativ geringen Anzahl von Synchronisierbits gebildet werden, dann ist die Wahrscheinlichkeit der Vortäuschung von Synchronisiermerkmalen durch Datenworte relativ groß, so daß derartige Systeme häufig gestört sind. Wenn im Gegensatz dazu die Synchronisierworte aus vielen einzelnen Synchronisierbits gebildet werden, dann ist die Vortäuschung von Synchronisiermerkmalen durch Datenbits gering, aber es wird ein relativ großer Anteil der Kanalübertragungskapazität zur Übertragung der Synchronisierinformationen beansprucht. Derartige, aus vielen Synchronisierbits bestehende Synchronworte haben aber auch noch den Nachteil, daß im Zuge der Synchronisierüberwachung bei Ausfall der Synchronisierung ein Alarmsignal erst mit relativ großer Verzögerung erzeugt werden kann.

Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zur Rahmensynchronisierung anzugeben, das trotz Unempfindlichkeit gegen Vortäuschung von Synchronisiermerkmalen nur eine relativ geringe Kanalübertragungskapazität erfordert und das im Zuge der Synchronisierüberwachung bei Ausfall der Synchronisierung eine rasche Alarmauslösung ermöglicht.

Die der Erfindung zugrundeliegende Aufgabe wird durch die Anwendung der folgenden Schritte gelöst:
A) Der Synchronisierbitgenerator erzeugt pro Zeitmultiplexrahmen genau ein Synchronisierbit, und mindestens ρ > -δ einander folgende Synchroni-

sierbits bilden je ein Synchronisierwort.

B) Die Synchronisierbits des Synchronisierbitgenerators werden sendeseitig über einen Datenkanal dem Multiplexer zugeführt.

C) Das Multiplexsignal wird empfangsseitig mit dem Bittakt seriell in ein Register eingegeben, das aus mindestens 2 pm—m Zellen gebildet wird.

D) Jede m-te Zelle des Registers ist mit einem ersten Decodierer bzw. zweiten Decodierer verbunden, die beide auf das Synchronwort ansprechen und ein erstes bzw. zweites Decodiersignal abgeben, und bei Koinzidenz des ersten und des zweiten Decodiersignals wird ein Synchronisiererkennungssignal abgegeben.

E) Mit dem Synchronisiererkennungssignal wird bei noch nicht erreichter Synchronisierung der Zählerstand eines Zählers zurückgesetzt, der ab einem Anfangszählerstand weitere m ■ ρ Zählerstände zählt und der das Synchronisiersignal an den Adressengeber abgibt.

F) Das Synchronisiersignal wird einem Synchronisierwortzähler zugeführt, der bei Koinzidenz des Synchronisiersignals mit dem ersten Decodiersignal ein Rücksetzsignal abgibt, das den Zählerstand des Synchronisierwortzählers zurücksetzt, und der bei Erreichen eines vorgegebenen Zählerstandes ein Zählsignal abgibt.

G) Das Zählsignal wird einer Kippstufe zugeführt, die mit dem Synchronisierworterkennungssignal gesteuert wird und ein Alarmsignal abgibt, wenn das erste Decodiersignal ausbleibt.

Das erfindungsgemäße Verfahren zeichnet sich durch weitgehende Unempfindlichkeit gegen Vortäuschung von Synchronisiermerkmalen aus, weil einerseits zur Synchronisierung mehrere einander folgende Synchronisierworte herangezogen werden und weil andererseits die einzelnen Synchronisierworte aus relativ vielen einzelnen Synchronisierbits bestehen. Trotz dieser relativ umfangreichen Synchronisierinformationen ist nur eine geringe Kanalübertragungskapazität zur Übertragung dieser Synchronisierinformationen erforderlich, weil pro Zeitmultiplexrahmen jeweils nur ein einziges Synchronisierbit übertragen wird. Das erfindungsgemäße Verfahren zeichnet sich auch dadurch aus, daß im Zuge der Synchronisierüberwachung im Falle einer Synchronisierstörung schnell ein Alarmsignal abgeleitet wird, weil dazu nicht die Decodierung beider Synchronisierworte, sondern nur eines einzigen Synchronisierwortes erforderlich ist.

Um die Synchronisierung mit geringem technischen Aufwand aufrechtzuerhalten, solange der erste Decodierer und der zweite Decodierer das erste Decodiersignal bzw. das zweite Decodiersignal abgeben, ist es unter Verwendung einer Schaltungsanordnung zur Durchführung des erfindungsgemäßen Verfahrens zweckmäßig, daß die Ausgänge des ersten Decodierers und des zweiten Decodierers an Ausgänge eines ersten UND-Gliedes angeschlossen sind, dessen Ausgang mit einem Eingang eines zweiten UND-Gliedes verbunden ist, daß der Ausgang der Kippstufe an einen weiteren Eingang des zweiten UND-Gliedes angeschlossen ist und daß der Ausgang des zweiten UND-Gliedes einerseits an einen Eingang der Kippstufe und andererseits an einen Rücksetzeingang des Zählers angeschlossen ist.

Um die Synchronisierung mit geringem technischem Aufwand zu überwachen, ist es unter Verwendung einer Schaltungsanordnung zur Durchführung des Verfahrens zweckmäßig, daß der Ausgang des ersten Decodierers an einen Eingang eines dritten UND-Gliedes angeschlossen ist, daß der Ausgang des Zählers an einen zweiten Eingang des dritten UND-Gliedes angeschlossen ist und daß der Ausgang des dritten UND-Gliedes mit einem Rücksetzeingang des Synchronwortzählers verbunden ist.

Im folgenden werden Ausführungsbeispiele der Erfindung anhand der F i g. 1 bis 6 beschrieben, wobei in mehreren Figuren dargestellte gleiche Gegenstände mit gleichen Bezugszeichen gekennzeichnet sind. Es zeigt F i g. 1 ein Zeitmultiplexsystem,

F i g. 2 eine ausführlichere Darstellung eines in F i g. 1 schematisch dargestellten Synchronisierdiskriminators,

F i g. 3 einige Signale, die beim Betrieb des in F i g. 1 dargestellten Zeitmultiplexsystems auftreten,

F i g. 4 einige Signale, die beim Betrieb des in F i g. 2 dargestellten Synchronisierdiskriminators im synchronen Zustand auftreten,

F i g. 5 einige Signale, die beim Betrieb des in F i g. 2 dargestellten Synchronisierdiskriminators im Zuge der Rahmen-Synchronisiersuche auftreten und

F i g. 6 einige Signale, die beim Betrieb des in F i g. 2 dargestellten Synchronisierdiskriminators im Zuge der Synchronisierüberwachung auftreten.

F i g. 1 zeigt den Synchronisierbitgenerator SG und die Datenquellen DQ1, DQ 2... DQ n, deren Ausgänge über zugeordnete Datenkanäle an Eingänge des Multiplexers MUX angeschlossen sind. Über einen ersten Datenkanal wird somit das Signal S des Synchronisierbitgenerators abgegeben und über weitere Datenkanäle werden die Datensignale Di, D2 ... D η an den Multiplexer MUX abgegeben. Die Signale 5 und D1, D 2... D η bestehen aus Folgen einzelner Bits, aus denen mit Hilfe des Multiplexers MUX das sendeseitige Multiplexsignal MUX gewonnen wird, das sich pro Zeitmultiplexrahmen aus mindestens einem Anteil aller Signale 5, Di, D2 ... Dn zusammensetzt. Falls die Signale 5, D1, D 2... Dn mit gleicher Bitrate abgegeben werden, dann enthält das Zeitmultiplexsignal MS pro Zeitmultiplexrahmen je einen Anteil aller Signale. Die Datensignale Di, D2 ... Dη können aber auch mit verschiedener Bitrate abgegeben werden, so daß pro Zeitmultiplexrahmen mehrere Anteile von den einzelnen Datensignalen Di, D 2 ... Dn zum Zeitmultiplexsignal MS beigesteuert werden. Der Multiplexer MUX wird mit Hilfe des sendeseitigen Adressengebers AS betrieben, wobei auf Details der Übernahme der einzelnen Signale 5, Di, D2 ... Dn hinsichtlich der Taktung nicht eingegangen wird, weil diese Details als bekannt vorausgesetzt werden und außerhalb des Rahmens der vorliegenden Erfindung liegen. Beispielsweise sind im allgemeinen Pufferspeicher erforderlich, um die Signale S, Di, D 2... D η zum richtigen Zeitpunkt im Multiplexer MUX zu bearbeiten. Es wird angenommen, daß derartige Pufferspeicher, falls erforderlich, innerhalb des Multiplexers MUX angeordnet sind.

F i g. 3 zeigt die Gewinnung des Multiplexsignals MS, wobei beispielsweise insgesamt sechs Kanäle vorausgesetzt sind, wogegen in der Praxis im allgemeinen eine wesentlich größere Anzahl von Kanälen vorgesehen ist. Der Bittakt Tb wird von dem in F i g. 1 dargestellten Taktgeber TGS erzeugt. Jeder Zeitmultiplexrahmen Ri, R 2, R 3, R 4, R 5 des Zeitmultiplexsignals MS enthält außer den einzelnen Bits der Datensignale D1, D 2... je ein Synchronisierbit S. An die Bits B1, B 2, B 3, BA der einzelnen Datensignale Di, D 2... folgt immer

ein Synchronisierbit 5. Das Multiplexsignal MS wird mit Hilfe der in F i g. 1 dargestellten sendeseitigen Übertragungseinrichtung US über die Übertragungsstrecke LJST übertragen und mit Hilfe der empfangsseitigen Übertragungseinrichtung UE empfangen. Der empfangsseitige Taktgeber TGEerzeugt den Bittakt TB, der auch in Fig.3 dargestellt ist. Das empfangsseitige Multiplexsignal ME gleicht im wesentlichen dem sendeseitigen Zeitmultiplexsignal MS, tritt aber diesem gegenüber zeitverzögert auf.

Dem in F i g. 1 dargestellten Synchronisierdiskriminator DIS wird das Zeitmultiplexsignal ME zugeführt, und es wird das Synchronisiersignal Tp gewonnen, das zur Steuerung des empfangsseitigen Adressengebers AE dient. Das Zeitmultiplexsignal ME wird den Pufferspeichern PSi, PS2 ... PSn zugeführt, die unter Verwendung des Demultiplexers DEMUX und mit Hilfe des Bittaktes TB aktiviert werden. Die Rahmensynchronisierung bezweckt im wesentlichen den Rahmengleichlauf des sendeseitigen Multiplexers MUX und des empfangsseitigen Demultiplexers DEMUX, was dadurch erreicht wird, daß der Adressengeber AE immer derart zurückgesetzt wird, daß die Datensignale Di, D2... Dnder Reihe nach in den Pufferspeichern PSI₁ PS2 ... PSn zwischengespeichert werden. An die Ausgänge dieser Pufferspeicher sind in F i g. 1 nicht dargestellte Datenendgeräte angeschlossen.

Fig.2 zeigt ausführlicher den in Fig. 1 schematisch dargestellten Synchronisierdiskriminator DIS. Die F i g. 4, 5 und 6 zeigen Signale, die beim Betrieb dieses Synchronisierdiskriminators auftreten. Das empfangsseitige Multiplexsignal ME wird seriell dem Register RG zugeführt, das als Schieberegister betrieben wird, wobei die Impulse des Bittaktes TB als Schiebetakt verwendet werden. Das Register RG enthält die Blöcke B2, B3, B4, B5, B6, BT, BS, B9, BiO, BU, Bi2, die mit gleichen Bezugszeichen wie die in F i g. 3 dargestellten Bits bezeichnet sind, weil diese Blöcke zur Speicherung dieser Bits dienen. Im Anschluß an die Blöcke B 2 bis Bi2 folgt jeweils eine Zelle S zur Speicherung der in F i g. 3 mit gleichen Bezugszeichen bezeichneten Synchronisierbits. Bei diesem Ausführungsbeispiel bestehen die einzelnen Blöcke B 2 bis B12 aus je sechs Zellen, wogegen bei einem praktisch realisierten Ausführungsbeispiel diese Blöcke B 2 bis B12 aus je 46 Zellen bestehen, denen je eine Zelle 5 folgt. Innerhalb des Zeitmultiplexrahmens werden somit bei diesem praktisch realisierten Ausführungsbeispiel insgesamt 47 Bits übertragen.

Die Decodierer Dd und DC2 sprechen beide auf das Synchronisierwort 100010 an und geben bei Erkennung dieser Synchronisierworte jeweils 1-Signale ab. Zur Erkennung des ersten Synchronisierwortes mit Hilfe des Decodierers DCi sind nur die Blöcke B 2 bis B 6 und die entsprechenden Zellen 5 erforderlich, weil das Zeitmultiplexsignal ME direkt dem ersten Eingang des Decodierers DCi zugeführt ist.

Der Bittakt TB wird dem Zähler Zi zugeführt, der nach insgesamt m Impulsen einen Ausgangsimpuls des Rahmentaktes TR abgibt. Es werden somit insgesamt m Zeitschlitze des Zeitmultiplexsignals vorausgesetzt. Gemäß F i g. 3 wäre m = 6 anzunehmen, und bei einem realisierten Ausführungsbeispiel enthält ein Zeitmultiplexrahmen mit m = 47 insgesamt 47 Zeitschlitze. Der über den Ausgang des Zählers Zl abgegebene Rahmentakt 77? ist in F i g. 4 dargestellt, der im Maßstab im Vergleich zur F i g. 3 größer is.t, wie insbesondere der Vergleich der beiden in F i g. 3 und F i g. 4 dargestellten Multiplexsignale MEzeigt. Den Bits B1, 52, BS ... des Multiplexsignals ME folgen wieder die Synchronisierbits, so daß ab der Zeit 1 bis zur Zeit 2 das Synchronisierwort SYNCi = 100010 empfangen wird.

Die Synchronisierworte SYNC 2 und SYNC3 bestehen aus den gleichen Synchronisierbits und werden zu späteren Zeitpunkten empfangen. Das Synchronisierwort SYNCi wird somit während der Dauer der Zeitmultiplexrahmen Al bis R6 übertragen, und das

ίο Synchronisierwort SYNC2 wird während der Dauer der Zeitmultiplexrahmen R 7 bis R12 übertragen. In ähnlicher Weise wird auch das Synchronisierwort SYNC3 während der Dauer von sechs Zeitmultiplexrahmen übertragen.

Gemäß F i g. 2 wird der Rahmentakt TR dem Zähler Z2 zugeführt, der nach insgesamt ρ Eingangsimpulsen einen Impuls des Synchronisiersignals Tp abgibt. Gemäß F i g. 3 und gemäß einem praktisch realisierten Ausführungsbeispiel werden mit ρ = 6 während der Dauer von sechs aufeinanderfolgenden Zeitmultiplexrahmen die einzelnen Synchronisierbits der Synchronisierworte übertragen. Das Synchronisiersignal Tp ist in F i g. 4 dargestellt und dessen einzelne Impulse treten zu den Zeiten 1,2,3,4 auf.

Der Zähler Z3 ist als Synchronisierwortzähler zu bezeichnen, weil er eingangs das Synchronisiersignal Tp erhält und dessen Impulse zählt. Falls er nicht vorher zurückgestellt wird, zählt er bis 3 und gibt dann über seinen Ausgang das Signal Tq ab. Jeder der Zähler Zl, Z 2, Z3 hat einen Rücksetzeingang r und wird bei Empfang eines 1-Signals auf je einen Anfangszählerstand zurückgesetzt. Die Kippstufe K kann zwei stabile Zustände einnehmen und gibt während der Dauer eines 0- bzw. 1-Zustandes ein 0- bzw. 1-Signal über ihren

Ausgang c ab. Ein Übergang vom 0- in den 1-Zustand erfolgt immer dann, wenn am Eingang b ein 1-Signal auftritt. Ein Übergang vom 1-Zustand in den 0-Zustand erfolgt dann, wenn am Eingang a ein 1-Signal auftritt. Über den Ausgang c der Kippstufe K wird das Signal KA abgegeben.

Die Wirkungsweise des in F i g. 2 dargestellten Synchronisierdiskriminators DIS wird nun anhand der in F i g. 4 dargestellten Signale für den Fall beschrieben, daß der Synchronisierzustand bereits erreicht ist. Die vollzogene Synchronisierung wird durch das Signal KA = 1 signalisiert. Die Decodierer DCi und DC 2 erkennen laufend die empfangenen Synchronisierworte und geben jeweils 1-Signale an das UND-Glied i/l ab, weshalb auch dieses Glied zu den Zeitpunkten 1,2,3,4 jeweils 1-Signale abgibt, die in Fig.4 mit dem gleichen Bezugszeichen Ui bezeichnet sind. Diese 1-Signale Ui kommen jedoch am Ausgang des UND-Gliedes i/2 nicht zur Wirkung, weil wegen des Inverters IN ein 0-Signal an einem Eingang des UND-Gliedes i/2 anliegt, so daß über den Ausgang des UND-Gliedes i/2 das Signal SE = 0 abgegeben wird. Während der Dauer des Signals SE — 0 erfolgt somit keine Rückstellung der Zähler Zl und Z 2, so daß die Zähl weise dieser Zähler Z1 und Z2 nicht geändert und das Synchronisiersignal

bo Tp, wie in F i g. 4 dargestellt, abgegeben wird. Da die Ausgangssignale des Decodierers Dd mit den einzelnen Impulsen des Synchronisiersignals Tp unter den gemachten Voraussetzungen koinzidieren, werden über den Ausgang des UND-Gliedes t/3 etwa zu den Zeitpunkten 1, 2, 3, 4 laufend 1-Signale abgegeben, welche die Zählerstände des Zählers Z 3 zurückstellen, so daß das Signal Tq = 0 abgegeben wird. Da am Eingang a der Kippstufe K ein 0-Signal anliegt, wird das

Signal KA = 1 nicht geändert.

Gemäß Fig.5 ist der Rahmensynchronismus noch nicht hergestellt, wie aus dem zur Zeit 5 auftretenden Impuls des Synchronisiersignals Tp ersichtlich ist und was außerdem durch das Alarmsignal KA = 0 signalisiert wird. Es wird aber angenommen, daß zur Zeit 6 beide Decodierer DCi und DC 2 das richtige Synchronisierwort SYNCA erkennen und jeweils 1-Signale an das UND-Glied t/l abgeben, so daß auch über den Ausgang des Gliedes t/l ein 1-Signal an das Glied t/2 abgegeben wird. Da mit KA = 0 auch am zweiten Eingang des Gliedes t/2 ein 1-Signal anliegt, wird über den Ausgang des Gliedes t/2 das Signal Sf = 1 abgegeben, das die Rückstellung der Zähler Z1 und Z2 bewirkt. Diese Zähler Zl und Z2 beginnen somit ab der Zeit 6 wieder mit der Zählung, so daß ab diesem Zeitpunkt der Rahmensynchronismus gefunden ist. Mit dem Signal SE = 1 am Eingang b der Kippstufe K wird die Kippstufe K in ihren 1-Zustand versetzt, währenddem sie das Signal KA = 1 abgibt. Damit ist ab dem Zeitpunkt 6 wieder der in Fig.4 dargestellte Zustand erreicht.

Gemäß F i g. 6 wird die Überwachung der Synchronisierung genauer beschrieben. Es wird angenommen, daß zur Zeit 10 der letzte Impuls des Signals t/3 aufgetreten ist und daß zu den Zeitpunkten 11,12 und 13 aber keine Rückstellungen des Zählers Z3 mehr vorgenommen werden, weil der Decodierer DCi keine richtigen Synchronworte empfängt. Zu den Zeitpunkten 11, 12 und 13 werden zwar noch Impulse des Synchronisiersignals Tp abgegeben, aber zur Zeit 13 tritt ein Impuls des Signals Tq auf, der das Alarmsignal KA = 0 auslöst.

Das in Fig.2 dargestellte Schieberegister RG mit seinen vielen Zellen kann unter Verwendung eines adressierbaren Speichers preisgünstig realisiert werden. In diesem Zusammenhang werden die einzelnen Zellen des Speichers derart adressiert, daß der Reihe nach die einzelnen Bits des Multiplexsignals ME gespeichert werden, wobei gleichzeitig dauernd jene Speicherzellen abgefragt werden, in denen die Synchronisierbits gespeichert sein können.

Hierzu 3 Blatt Zeichnungen 809 511/502

Claims (3)

Patentansprüche:

1. Verfahren zur Rahmensynchronisierung eines Zeitmultiplexsystems mit mehreren Datenkanälen, mit einem Multiplexer, der pro Zeitmultiplexrahmen insgesamt m Zeitschlitze bereitstellt und ein Multiplexsignal abgibt, mit einem sendeseitigen Synchronisierbitgenerator, der Synchronisierbits erzeugt, die im Rahmen des Multiplexsignals von der Sendeseite zur Empfangsseite übertragen werden, mit einem empfangsseitigen Taktgeber zur Erzeugung eines Bittaktes, mit einem empfangsseitigen Adressengeber zum Betrieb eines Demultiplexers und mit einem empfangsseitigen Synchronisierdis- '5 kriminator, der mit Hilfe der Synchronisierbits ein Synchronisiersignal zum Betrieb des Adressengebers erzeugt, gekennzeichnet durch die folgenden Schritte:

A) Der Synchronisierbitgenerator (SG) erzeugt pro Zeitmultiplexrahmen (Ri, R2, R3) genau ein Synchronisierbit (S), und mindestens ρ > 6 einander folgende Synchronisierbits (S) bilden je ein Synchronisierwort (100010).

B) Die Synchronisierbits (S) des Synchronisierbitgenerators (SG) werden sendeseitig über einen Datenkanal dem Multiplexer (MUX) zugeführt.

C) Das Multiplexsignal wird empfangsseitig mit dem Bittakt (TB) seriell in ein Register (RG) eingegeben, das aus mindestens 2pm—m Zellen gebildet wird.

D) Jede m-te Zelle des Registers (RG)ist mit einem ersten Decodierer (DCi) bzw. zweiten Decodierer (DC2) verbunden, die beide auf das Synchronwort (100010) ansprechen und ein erstes bzw. zweites Decodiersignal abgeben, und bei Koinzidenz des ersten und des zweiten Decodiersignals wird ein Synchronisiererkennungssignal (SE,) abgegeben.

E) Mit dem Synchronisiererkennungssignal (SE) wird bei noch nicht erreichter Synchronisierung der Zählerstand eines Zählers (Zi, Z 2) zurückgesetzt, der ab einem Anfangszählerstand weitere m ■ ρ Zählerstände zählt und der das Synchronisiersignal (Tp) an den Adressengeber (AE) abgibt.

F) Das Synchronisiersignal (Tp) wird einem Synchronisierwortzähler (Z3) zugeführt, der bei Koinzidenz des Synchronisiersignals (Tp) so mit dem ersten Decodiersignal ein Rücksetzsignal abgibt, das den Zählerstand des Synchronisierwortzählers (Z3) zurücksetzt, und der bei Erreichen eines vorgegebenen Zählerstandes ein Zählsignal (Tq) abgibt.

G) Das Zählsignal (Tq) wird einer Kippstufe (K) zugeführt, die mit dem Synchronisierworterkennungssignal (SE) gesteuert wird und ein Alarmsignal (KA) abgibt, wenn das erste Decodiersignal ausbleibt.

2. Schaltungsanordnung zur Durchführung des Verfahrens nach Anspruch 1, dadurch gekennzeichnet, daß die Ausgänge des ersten Decodierers (DC i) und des zweiten Decodierers (DC 2) an Ausgänge eines ersten UND-Gliedes (Ui) angeschlossen sind, &5 dessen Ausgang mit einem Eingang eines zweiten UND-Gliedes (U2) verbunden ist, daß der Ausgang der Kippstufe (K) an einen weiteren Eingang des zweiten UND-Gliedes (U2) angeschlossen ist, daß der Ausgang des zweiten UND-Gliedes (U2) einerseits an einen Eingang der Kippstufe (K) und andererseits an einen Rücksetzeingang (r) des Zählers (Zi, Z2) angeschlossen ist (F i g. 2).

3. Schaltungsanordnung zur Durchführung des Verfahrens nach Anspruch 1, dadurch gekennzeichnet, daß der Ausgang des ersten Decodierers (DCi) an einen Eingang eines dritten UND-Gliedes (U3) angeschlossen ist, daß der Ausgang des Zählers (Zi, Z2) an einen zweiten Eingang des dritten UND-Gliedes (U3) angeschlossen ist und daß der Ausgang des dritten UND-Gliedes (U3) mit einem Rücksetzeingang des Synchronwortzählers (Z3) verbunden ist (F ig. 2).