DE3015744A1

DE3015744A1 - Verfahren zur rahmensynchronisation in einem digitalen zeitmultiplex- uebertragungssystem und anordnung zum durchfuehren des verfahrens

Info

Publication number: DE3015744A1
Application number: DE19803015744
Authority: DE
Inventors: Jacobus Hoogeveen
Original assignee: Philips Gloeilampenfabrieken NV
Current assignee: Koninklijke Philips NV
Priority date: 1979-04-26
Filing date: 1980-04-24
Publication date: 1980-11-06
Also published as: IT1141315B; ES8101345A1; AU5771080A; IT8021605A0; SE8003027L; JPS6359294B2; AU530656B2; GB2048617B; FR2455404A1; SE443692B; ES490849A0; BE882970A; JPS55145450A; FR2455404B1; CA1157975A; DE3015744C2; GB2048617A; US4347606A; CH650628A5; NL7903284A

Description

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"Verfahren zur Rahmensynchronisation in einem digitalen Zeitmultiplex-Ubertragungssystem und Anordnung zum Durchführen des Verfahrens".

Die Erfindung bezieht sich auf ein Verfahren ".zur Rahmensynchronisation eines digitalen Ubertragungssystems mit Zeitmultiplex, wobei ein Rahmen eine Reihe von N aufeinanderfolgenden Zeitschlitzen enthält und, in mindestens einem Schlitz mindestens ein Synchronisationsbit vorhanden ist und M Rahmen ein ganzes Synchronisationsmuster enthalten, sowie auf eine Anordnung zum Durchführen des Verfahrens.

Ein derartiges Verfahren bzw. eine Anordnung zum Durchführen desselben wird u.a. in "bit-interleaved T (time) D (division) M (multiplex)"-Ubertragungssystemen angewandt. Bei derartigen Systemen werden Daten in Rahmen übertragen. Ein Rahmen enthält eine Anzahl Zeitschlitze N, die je eine Anzahl Bits enthalten. Rahmen und Zeitschlitze werden seriell übertragen. Einer der Zeitschlitze wird dazu benutzt, darin ein Synchronisationsmuster zu übertragen. Oft ist die Länge des Zeitschlitzes, der dazu benutzt wird, ein Bit. Empfangsseitig muss jeder Zeitschlitz erkannt werden, um beispielsweise eine Demultiplex-

²^ anordnung zu synchronisieren bzw. die vorhandene Synchronisation zu überwachen. Beim Suchen nach einem Synchronisationsmuster von M Bit in Rahmen, die aus N Zeitschlitzen aufgebaut sind, wird meistens ein Schieberegister verwendet mit einer Kapazität von NxM Bits.

Die Erfindung hat nun zur Aufgabe, ein Verfahren zu schaffen, das auf einfache Weise Rahmensynchronisation herbeiführt. Das Verfahren weist dazu das Kennzeichen auf, dass das Verfahren die nachfolgenden Schritte umfasst: erster Schritt, das Vergleichen jedes Bits der Reihe von N aufeinanderfolgenden Zeitschlitzen mit

einem Bit des Synchronisationsmusters, dessen Rangordnung der unmittelbar vorhergehenden aufeinanderfolgenden Anzahl Male,

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die an dieser Bitstelle Übereinstimmung· ermittelt war, entspricht; zweiter Schritt, das Ermitteln je Bitstelle einer etwaigen

Übereinstummung;

dritter Schritt, das Aufzeichnen je Bitstelle, dass aufeinanderfolgende Übereinstimmung ermittelt

worden ist;

vierter Schritt, das Detektieren der Anzahl M aufeinanderfolgender Male, die an nur einer Bitstelle Ubereinstummung ermittelt wurde;

fünfter Schritt, das Anmerken des Bits in der in dem vorhergehenden Schritt ermittelten Bitstelle zu Synchronisationsbit.

Die Erfindung· hat weiterhin zur Aufgabe, eine Anordnung zum Durchführen des Verfahrens zu schaffen, die insbesondere bei langen Synchronisationsmustern zu einer wesentlichen Einsparung von Speicherkapazität führt.

Die erfindungsgemasse Anordnung weist dazu das Kennzeichen auf, dass sie eine Vergleichsanordnung und eine erste Speicheranordnung zum Speichern der Bits des Synchronisationsmusters enthält, dass die Vergleichsanordnung mit einem ersten Eingang zum Zuführen eines digitalen Eingangssignals und mit einem zweiten Eingang versehen ist, die an einen Ausgang der ersten Speicher— anordnung angeschlossen ist, dass die Anordnung weiterhin einen Zeitschlitzzähler und eine adressierbare zweite Speicheranordnung mit einer Kapazität von mindestens Nx log M bit enthält und der Zeitschlitzzähler mit einem Eingang mit dem ersten Eingang und mit einem Ausgang mit einem ersten Eingang der zweiten Speicheranordnung

verbunden ist, wobei eine Zählerstellung des Zeitschlitzzählers eine Adresse der zweiten Speicheranordnung angibt, und dass ein Ausgang der zweiten Speicheranordnung mit einem Eingang der ersten Speicheranordnung und mit dem " Ausgang der Vergleichsanordnung verbunden ist.

Ein Vorteil der erfindungsgemässen Anoordnung ist, dass zum Synchronisieren eines Systems mit einem Synchronisationsmuster von M Bits in Rahmen, die aus

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N Zeitschlitzen bestehen, nur ein Speicher zur G-rösse von N χ GANZ ² log M Bits erforderlich ist. (GANZ log Nl ist die ganze Zahl grosser oder gleich Γ² log mJ).

AusTührungsbeispiele der Erfindung werden nachstehend an Hand einiger Figuren näher erläutert. Es zeigen

Fig. 1 eine schematische Darstellung eines Rahmenauf baus eines Ubertragungssystetns; Fig. 2 ein Flussdiagramm einer Ausführungs— form des Verfahrens nach der Erfindung;

Fig. 3 ein Beispiel eines Rahmensynchronzyklus nach der Erfindung;

Fig. h ein Blockschaltbild einer Anordnung zum Durchführen des erfindungsgemässen Verfahrens. In Fig. 1 ist auf schematische Weise dargestellt, wie eine Reihe von M aufeinanderfolgenden Rahmen eines digitalen TDM-Übertragungssystems eingeteilt ist. Die Rahmen 1, 2 usw. enthalten je beispielsweise N Zeitschlitze, und jeder Zeitschlitz bietet mindestens einem Bit Platz. Einer der Zeitschlitze dient als Synchronisationsschlitz. Aufeinanderfolgende, an der selben relativen Stelle in einem Rahmen auftretende Zeitschlitze bilden einen Datenkanal. Es passiert oft, dass der Zeitschlitz, der für Synchronisationszwecke bestimmt wird, nur ein Bit enthalten kann, auch wenn die anderen Schlitze mehrere Bits (beispielsweise ein 8-Bit-PCM-Wort) enthalten. In Fig. 1 ist als Beispiel der Synchronisationsschlitz s an der Stelle N in dem Rahmen vorhanden, und in der weiteren Beschreibung wird davon ausgegangen, dass in jedem Schlitz ein Bit vorhanden ist und dass daher eine Reihe von M Rahmen nur ein Synchronisationsmuster, das aus M Bits besteht, enthält.

Empfangsseitig soll jeder Zeitschlitz in einem Rahmen erkannt werden. Um diese Erkennung zu bewirken, wurde bereits vorgeschlagen, die empfangenen Daten einem Schieberegister mit einer Länge von N χ m Bits zuzuführen, das mit M Abgriffen in einem Abstand von je N Bits voneinander angeordnet versehen ist. Diese Abgriffe

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werden einer Koinzidenzschaltungsanordnung zugeführt, der ebenfalls das Syncb.ronisatxonsmu.ster zugeführt wird. Nachdem im Schieberegister die Datenbits um eine Stelle weitergeschoben sind, werden die dann an der Stelle der M Abgriffe vorhandenen M Datenbits mit den M Bits des Synchronisatxonsmusters verglichen. Bei Koinzidenz ist • die Synchronisation erreicht und wird beispielsweise die Deraultiplexanordnung in die dem Synchronisationskanal entsprechende Lage gebracht. Diese Methode weist den Nachteil auf, dass relativ viel Speicherkapazität notwendig ist.

Beim Verfahren zur Rahmensynchronisation eines digitalen Übertragungssystems mit Zeitmultiplex wird davon ausgegangen, dass das erste empfangene Datenbit das erste Synchronisationsbit ist. ¥enn diese Voraussetzung richtig ist, wird in dem nachfolgenden Rahmen das zweite Synchronisationsbit erwartet usw. ¥enn diese Wenn das empfangene Bit nicht dem erwarteten Synchronisationsbit entspricht, ist das bisher empfangene Muster offenbar kein Synchronisationsmuster. Xn diesem Fall wird eine neue Suchaktion gestartet. Ein Vorteil dieses Ver-r fahrens ist, dass es nicht notwendig ist, (teilweise) empfangene Synchronxsationsmuster zu speichern, sondern dass es ausreicht, die Rangordnung desjenigen Synchronisationsbits, das in dem betreffenden Schlitz erwartet wird, zu speichern.

Eine Ausführungsform des Verfahrens zur Rastersynchronisation ist in dem Flussdiagrammen für Rahmensynchronisation in Fig. 2 dargestellt.

Zu den Beschriftungen der geometrischen Figuren, die die Funktionen und die Zustände des Verfahrens zur Rahmensynchronisation in zeitlicher Folge erläutern, gehören die nachfolgenden erläuternden Texte. Es sei bemerkt, dass eine derartige Zeitfolge von Funktionen und zugehörenden Zuständen des Verfahrens zur Rahmen— Synchronisation in universellen sequentiellen programmierbaren Logikschaltungen verwirklicht werden kann,

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wie in handelsüblichen Mikroprozessoren mit zugeordneten Speichern und Peripherie-Geräten.

Beschriftung Umschreibung

-1- STRT Start

-2- K:=1:= 0 Die Zeitschlitze eines Rahmens werden ^!, nummeriert;

Die Nummber I, die der augenblickliche Zeitschlitz aufweist (l=1, 2, 3,... N) erhält am Anfang einen Wert O; die Rahmen

werden ebenfalls nummeriert; die Nummer K die der augenblickliche Rahmen aufweist (K=1, 2, 3, ... M) erhält am Anfang einen Wert 0.

-3- Is=I+1 Die Zeitschlitznummer wird um 1 erhöht. -k- I=N? Die Zeitschlitznummer wird auf den Wert η

getestet; wenn die Zeitschlitznummer den Wert N aufweist, dann:
-4a- K:=K+1 die Rahmennummer K wird um eins erhöht.

Wenn die Zeitschlitznummer den Wert N

nicht aufweist, aber wenn dies wohl der Fall ist nach der Erhöhung der Rahmennummer, wird auf den folgenden Schritt übergegangen.

-5- DT-SNC=O? Das in dem betreffenden Zeitschlitz

empfangene Datenbit wird mit einem Bit - SNC - des Synchronisationsmusters verglichen. Die Rangordnung j des Bits des Synchronisationswortes (S_n,S.., S„ ... S.

... S_M ) entspricht der Anzahl Male, die

in aufeinanderfolgenden Rahmen unmittelbar vor dem betreffenden Rahmen in dem betreffenden Zeitschlitz zwischen dem Datenbit und dem Synchronisationsbit Übereinstimmung festgestellt wurde.

-5a- STR:=0 Gibt es in dem betreffenden Zeitschlitz

keine Übereinstimmung, so wird die genannte Anzahl Male, die in aufeinanderfolgenden

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unmittelbar vor und. in dem betreffenden Raster Übereinstummung war, also auf Null gebracht. Daraufhin werden -3- und f. durchgeführt. G-ibt es in dem betreffenden Zeitschlitz dagegen Ubereinstummung, so

wird mit dem Punkt -G- weitergefahren.

'--β- STR:=STR+1 Die genannte Anzahl Male, die in aufeinanderfolgenden Rahmen unmittelbar vor und in dem betreffenden Rahmen Ubereins tummung war, wird um eins erhöht.

-7- STR-M? Die genannte Anzahl (STR) wird auf den Wert M getestet. Hat STR einen Wert ungleich M (kleiner als M) so werden -3- u.f. durchgeführt. Hat STR dagegen den Wert M, so ist in dem betreffenden

Zeitschlitz das M'-te Synchronisationsbit festgestellt.
-8- K:=I:=N Der Nummer des betreffenden Zeitschlitzes und des betreffenden Rahmens wird der ■ Wert N zugeordnet.

-9- STP Stop.

Das Verfahren wird an Hand eines Beispiels

einer Rahmensynchronisation, das in Fig. 3 dargestellt ist, näher erläutert. Xn Fig. 3a. ist der Aufbau eines digitalen Signals dargestellt, das aus einer Anzahl aufeinanderfolgenden Rahmen besteht, die je vier Zeitschlitze enthalten. Ein Zeitschlitz jedes Rahmens enthält ein Synchronisationsbit. Das Synchronisationsmuster besteht aus vier Bits, und zwar S , S₁, S₂ und S„. In Fig. 3b sind eine Anzahl Rahmen (l, II ... VIl) des empfangenen Datensignals dargestellt, denen Synchronisation mit dem in Fig. 3^a dargestellten einwandfreien Signal fehlt. Zeile zeigt die Anzahl Male, die es in den dem betreffenden Rahmen unmittelbar vorhergehenden Rahmen in dem betreffenden Zeitschlitz Übereinstimmung zwischen dem Datenbit und dem Synchronisationsbit gegeben hat. Im Rahmen I ist die Ausgangssituation dargestellt, und zwar in allen Schlitzen O-Mal Übereinstimmung. Zeile B zeigt das Synchronisationsbit

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mit einer Rangordnung, die durch die genannte Anzahl Male Übereinstimmung bestimmt ist. Im Rahmen I ist die Ausgangssituation (mit S_ in jedem Schlitz) dargestellt. Zeile C zeigt, dass das betreffende Synchronisationsbit mit dem augenblicklichen Datenbit verglichen wird. In Zeile D ist das Resultat dieses Vergleiches in numerischer Form dargestellt. Dabei bedeutet eine Null keine Übereinstimmung und eine 1 übereins tummung. Die Wahl einer etwaigen Übereinstummung ist für diejenigen Zeitschlitze (aus Fig. 3t>) beliebig, die nicht mit einem Synchronisationsbit in dem Synchronisationsmuster nach Fig. 3^a übereinstummen. Für diejenigen Zeitschlitze (aus Fig. 3t>) > die mit den Synchronisationsbits in Fig. 3a· "zusammenfallen", folgt die Entscheidung aus dem dargestellten Vergleich. So wird in dem dargestellten Beispiel bei C„ im Rahmen I ein Vergleich von S_ mit S₁ durchgeführt, der daher eine Null ergibt. Im Rahmen II wird in jedem Zeitschlitz wieder der Vergleich zwischen dem augenblicklichen Datenbit und dem selektierten

Synchronisationsbit durchgeführt. In dem ersten und in dem zweiten Schlitz gibt es keine übereinstummung, daher C = C =0; in dem dritten Schlitz gibt es Übereinstimmung (C = 1); aber in dem entsprechenden Schlitz im Rahmen I gab es keine übereinstummung, wodurch die Ausgangssituation für den nachfolgenden Rahmen (dargestellt in Zeile A, Rahmen III) wird: einmal Übereinstimmung. In dem vierten Schlitz des Rahmens II ist, ebenso wie in dem dritten, übereinstummung. In dem entsprechenden vorhergehenden Schlitz (Schiit h, Rahmen i) gab es jedoch auch Übereinstummung. Daher wird die Ausgangssituation für den folgenden Rahmen (dargestellt in Zeile A, Rahmen III): zweimal Übereinstummung. Daraufhin werden die Bits aus dem Rahmen III verglichen usw. Aus dem dargestellten Beispiel geht hervor, dass

in den Rahmen IV, V, VI und VII aufeinanderfolgend Übereinstummung in dem Zeitschlitz C„ auftritt. Daher wird in dem vierten aufeinanderfolgenden Rahmen (Rahmen VIl)

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der Zeitschlitz C„ als derjenige Schlitz bezeichnet, in dem sich das Synchronisationsbit befindet.

In Fig. h ist eine Anordnung zum Durchführen des erfindungsgemassen Verfahrens dargestellt. Die einem Eingang 1 zugeführten Daten werden einem ersten Eingang 2—1 einer Vergleichsanordnung 2 zugeführt, mit der diese Daten bitweise mit einem Synchronisationsbit verglichen werden, das durch eine erste Speicheranordnung 3 einem zweiten Eingang 2-2 der Vergleichsanordnung 2 zugeführt wird. Die erste Speicheranordnung 3 enthält die M Bits (m)>2) eines Synchronisationsmusters. Die Rangordnung des Synchronisationsbits, das der Vergleichsanordnung 2 zugeführt wird, ist bestimmt durch ein Anzahl, die in einer zweiten Speicheranordnung 4 gespeichert ist. Diese Diese Zahl wird auf die folgende Weise adressiert und ermittelt. Der Eingang 1 ist ebenfalls mit einer Zeitabmessanordnung 5 verbunden. Die Zeitabmessanordnung 5 extrahiert Taktimpulsinformation aus dem empfangenen Datensignal. Beim Übergang zu dem nachfolgenden Zeitschlitz wird von der Zeitabmessanordnung 5 einem Eingang 6-1 eines Zeitschlitzzählers 6 ein Zählimpuls zugeführt. Die Zählerstellung des Zeitschlitzzählers 6 erkennt den nachfolgenden Zeitschlitz, der durch die Vergleichsanordnung 2 verarbeitet wird. Die Zählerstellung des Zeitschlitzzählers 6 adressiert weiterhin die nachfolgende Speicherstelle in der zweiten Speicheranordnung h. Dazu ist ein Ausgang des Zeitschlitzzählers 6 mit einem Eingang 4—1 der zweiten Speicheranordnung 4 verbunden ¥enn ein Rahmen aus N" Zeitschlitzen besteht, kann der Zeitschlitzzähler 6 beispielsweise ein Modulo-N Zähler sein und hat die adressierbare zweite Speicheranordnung mindestens eine Kapazität von N Speicherstellen. Die N Speicherstellen bieten Platz zum Speichern von N" Worten, wobei ein derartiges Wort angibt, welche Rangordnung

das von der ersten Speicheranordnung 3 der Vergleichsanordnung 2 zuzuführende Synchronisationsbit haben muss. Dazu ist ein Ausgang der zweiten Speicheranordnung 4 mit einem Eingang der ersten Speicheranordnung 3 verbunden.

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ΛΛ

Der Ausgang der zweiten Speicheranordnung 4 ist weiterhin mit einem zweiten Eingang 7-2 eines Bitzählers 7 verbunden. Das von der zweiten Speicheranordnung 4 herrührende Wort wird von dem Bitzähler J übernommen. Ein erster Eingang 7—1 des Bitzählers 7 ist mit einem Ausgang der Vergleichs—

anordnung 2 verbunden, um beim Ermitteln einer Uberein— ■ Stimmung die Zählerstellung des Bitzählers 7 um eins zu erhöhen. Der Ausgang der Vergleichsanordnung 2 ist über ein Tor 8 mit einem dritten Eingang 7-3 des Bitzählers 7 verbunden, um bei mangelnder Ubereinstummung den Bitzähler 7 auf O zurückzustellen. Das Resultat dieses Vorganges, d.h. die Zählerstellung des Bitzählers 7> wird in der zweiten Speicheranordnung 4 gespeichert. Dazu ist ein Ausgang 7-4 des Bitzählers 7 mit dem zweiten Eingang 4-2 der zweiten Speicheranordnung 4 verbunden. Ein Ausgang 7-5 des Bitzählers 7 ist mit einem Rückstelleingang 6-2 bzw. 9-2 des Zeitschlitzzählers 6 und des Rahmenzählers 9 verbunden, um beim Erreichen des Wertes M des Bitzählers 7 den Zeitschlitzzähler 6 und den Rasterzähler 9 auf N zu stellen: es ist Synchronisation erreicht.

In der zweiten Speicheranordnung 4 wird die Anzahl Male, die Ubereinstummung in unmittelbar vorhergehenden aufeinanderfolgenden Rahmen ermittelt wurde, gespeichert. Eiese Anzahl kann maximal M betragen.

Zum Speichern der Zahl M ist die Anzahl Bits erforderlich,

die gleich der ganzen Zahl ist, die grosser bzw. gleich 2

log M ist. Dies bedeutet, dass insbesondere bei längeren

Synchronisationsmustern eine wesentlich geringere Speicherkapazität ausreichen kann.

Wenn Rahmensynchronisation erreicht ist, kann dasselbe Verfahren und dieselbe Anordnung zum Durchführen dieses Verfahrens zum Überwachen der Synchronisation benutzt werden. In diesem Fall reicht es, nur in dem Zeitschlitz, in dem sich die Synchronisationsbits befinden, zu überprüfen, ob es Übereinstimmung gibt. Der Synchroni— sationszeitschlitz ist ja bei Synchronisation erkennbar. Nachdem die M Bits des Synchronisationsmusters empfangen sind, muss die Zählerstellung M des Bitzählers und des

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Rahmenzählers den Wert M anzeigen, wenn die Synchronisation einwandfrei ist. ¥eichen diese ¥ert voneinander ab, so ist die Synchronisation offenbar gestört, (Ubertragungs— und Detektionsfehler ausser Betracht gelassen). Der Bitzähler 7 ist nicht wesentlich. Xst nämlich die adressierbare zweite Speicheranordnung derart eingerichtet, dass in dem Speicher "unmittelbar" addiert werden kann, so kann der Bitzähler 7 fortfallen, und es wird daher der Ausgang der Vergleichsanordnung 2 unmittelbar oder über die Zeitabmessanordnung 5 mit dem zweiten Eingang k—2 der zweiten Speicheranordnung K verbunden.

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Leerseite

Claims

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"PATENTANSPRÜCHE"

/ 1 ./ Verfahren zur Rahmensynchronisation eines '. digitalen Ubertragungssystems mit Zeitmultiplex ,wobei ein Rahmen eine Reihe von N aufeinanderfolgende Zeitschlitze enthält und in mindestens einem Schlitz mindestens ein Synchronisationsbit vorhanden ist und M Rahmen (M )> 2) ein ganzes Synciironisationsmuster enthalten, dadurch gekennzeichnet, dass das Verfahren die nachfolgenden Schritte umfasst:

erster Schritt, das Vergleichen jedes Bits der Reihe von

N aufeinanderfolgenden Zeitschlitzen mit einem Bit des Synchronisationsmusters, dessen Rangordnung der unmittelbar vorhergehenden aufeinanderfolgenden Anzahl Male, dass an dieser Bitstelle Übereinstimmung ermittelt war, entspricht, zweiter Schritt,das Ermitteln je Bitstelle einer etwaigen

Ubere in s t immung;
dritter Schritt,das Aufzeichnen je Bitstelle, dass

aufeinander folgende Übereinstimmung ermittelt worden ist;

vierter Schritt,das Detektieren der Anzahl M aufeinanderfolgender Male, die an nur einer Bitstelle Übereinstimmung ermittelt wurde;

fünfter Schritt,das Anmerken des Bits in der in dem

vorhergehenden Schritt ermittelten Bitstelle zu Synchronisationsbit.
2. Anordnung zum Durchführen des Verfahrens zur Rahmensynchronisation nach Anspruch 1, dadurch gekennzeichnet, dass die Anordnung eine Vergleichsanordnung und eine erster Speicheranordnung zum Speichern der Bits des Synchronisationsmusters enthält, dass die Vergleichsanordnung mit einem ersten Eingang zum Zuführen eines digitalen Eingangssignals und mit einem zweiten Eingang

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versehen ist, die an einen Ausgang· der ersten Speicheranordnung angeschlossen ist, dass die Anordnung weiterhin einen Zeitschlitzzähler und eine adressierbare zweite Speicheranordnung mit einer Kapazität von mindestens

ρ
Nx log M Bits enthält und der Zeitschlitzzähler mit einem Eingang mit dem ersten Eingang und mit einem Ausgang ■mit einem ersten Eingang der zweiten Speicheranordnung verbunden ist, wobei eine Zählerstellung des Zeitschlitzzählers eine Adresse der zweiten Speicheranordnung angibt, und dass ein Ausgang der zweiten Speicheranordnung mit einem Eingang der ersten Speicheranordnung und mit dem Ausgang der Vergleichsanordnung verbunden ist.
3. Anordnung nach Anspruch 2, dadurch gekennzeichnet, dass sie einen Bitzähler enthält, der mit einem ersten und einem zweiten Eingang sowie einem Ausgang versehen ist, wobei der erste Eingang mit dem Ausgang der Vergleichsanordnung verbunden ist, der zweite Eingang an den Ausgang der adressierbaren zweiten Speicheranordnung angeschlossen ist und der Ausgang an den zweiten Eingang der adressier— baren zweiten Speicheranordnung angeschlosstn ist. h. Anordnung nach Anspruch 2 oder 3» dadurch gekennzeichnet, dass sie einen Rahmenzähler enthält, der mit einem Eingang versehen ist, der an einen zweiten Ausgang des Zeitschlitzzählers angeschlossen ist.

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