KR100476897B1 - 심벌시퀀스를수신하는방법및장치 - Google Patents

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Abstract

본 발명은 순차 상관 기술을 이용한 통신 시스템의 동기화에 관한 것이다. 수신기에 공지된 소위 서명(signature)인 디지털 시퀀스에는 복수의 세그먼트가 할당된다. 세그먼트와 동일한 길이의 상관기(300)에서 세그먼트는 세그먼트마다 상관된다. 세그먼트는 동일하거나 상이한 세그먼트를 가질 수 있다. 제 1 세그먼트가 상관기(300)에 수신되고, 이 세그먼트의 상관값이 관련 임계값을 초과할 때, 세그먼트는 수신된 것으로 액셉트되고, 제어 유닛(311)으로부터의 신호에 응답하여 메모리(308)에 저장된다. 타이머(319)는 세그먼트의 길이에 대응하는 시점으로 설정된다. 그 후, 타이머(319)로부터의 신호의 상관값이 메모리(308)에 저장된 값에 가산되는(304) 제 2 세그먼트가 상관된다. 합이 관련 임계값을 초과하는 경우에, 합은 메모리(308)에 저장된다. 이러한 방법으로 검출이 계속된다. 모든 세그먼트의 상관값의 합이 최종 세그먼트의 임계값을 초과할 때, 동기 시간 펄스 신호(Ts)가 발생된다. 임계값을 초과하지 않는다면, 불량한 서명이 수신된 것으로 추정되고, 제 1 세그먼트의 검출이 재개된다.

Description

심벌 시퀀스를 수신하는 방법 및 장치{A METHOD AND AN ARRANGEMENT FOR RECEIVING A SYMBOL SEQUENCE}
본 발명은 수신기에 공지된 디지털 시퀀스를 비동기적으로 검출하기 위한 방법 및 장치에 관한 것이다.
송신기 및 수신기의 동기화는 현대의 디지털 통신 시스템의 중요한 부분이다. 무선 디지털 통신 시스템에는, 예컨대, 시분할 다중 접속(TDMA) 방식 또는 코드 분할 다중 접속(CDMA) 방식이 있고, 코드 분할 다중 접속 방식은 주파수 홉 방식(frequency hopp systems; FHSS) 및 직접 시퀀스 방식(direct sequence systems; DSSS)에서 가장 유용한 2개의 해결책을 가지며, 수신기가, TDMA에서는 정확한 타임 슬롯을 수신하거나, 또는 CDMA에서는 정확한 코드 위상을 수신하도록, 송신기 및 수신기를 상호 동기화시키는 것이 필요하다.
디지털 통신 시스템에서 송신기 및 수신기를 동기화시키는 방법 중 하나는,송신기가 수신기에 공지되어 있는 디지털 시퀀스를 송신하는 것이다. 수신기는 탐색 절차에 있고, 여기에서 수신기는 공지된 디지털 시퀀스를 탐색한다. 수신기에 공지된 디지털 시퀀스를 검색할 시에, 동기 시간 펄스는 발생되어, 시간 기준으로서 사용되고, 그것에 의해 송신기 및 수신기가 동기화된다.
시스템 식별 신호를 수신할 능력은 또한 비동기 수신의 하나의 응용이다. 수신기가 공지된 신호를 탐색하는 탐색 절차는 자동 식별 시스템에도 적용된다. 이와같은 자동 식별 시스템 중 하나는, 예컨대, 차량, 종업원, 범죄자 및 동물 등의 위치를 모니터할 수 있는 무선 주파수 식별(Radio Frequency Identification; RFID)이다. 모니터될 대상물(object)은 고유 신호를 송신하는 송신기를 휴대한다. 이러한 신호는 수신기에 공지되지 않은 시간에 송신되고, 이것은 신호가 비동기 신호라는 것을 의미하며, 공지된 신호를 검출할 시에 신호에 등록된다.
수신기에 공지된 디지털 시퀀스의 비동기 수신을 위한 공지된 기술은, 예컨대, 필터 길이가 공지된 디지털 시퀀스의 길이와 동일한 트랜스버설(transversal)필터로서 실행될 수 있는 상관기(correlator)의 사용을 포함한다. 이러한 필터에 의해 수신 디지털 시퀀스와 수신기에 공지된 디지털 시퀀스의 상관이 달성되어, 결과적으로, 수신 시퀀스와 공지된 시퀀스 간의 유사성에 비례하는 값이 획득된다. 수신되는 공지된 디지털 시퀀스를 등록하기 위해서는, 상관의 결과가 미리 정해진 임계값을 초과해야 한다.
상술한 상관을 통해 달성될 수 있는 성능은 공지된 디지털 시퀀스의 길이에 직접 의존한다. 공지된 디지털 시퀀스가 길면 길수록, 상관으로 달성되는 성능은 더 양호하다. 그러나, 긴 필터가 높은 전력 소비를 발생시키기 때문에, 트랜스버설필터의 길이에는 실질적인 상한(upper limit)이 있다. 예컨대, 이동 장치에서는 전력 소비를 저 레벨로 유지하는 것이 중요하다. 또한, 긴 트랜스버설 필터는 실행 시에 복잡하다.
따라서, 상술한 기술의 결점은 긴 필터가 전력 소비를 증가시키고, 그것의 실행도 복잡하다는 것이다.
긴 트랜스버설 필터의 사용에 따른 다른 결점은, 그들의 실행이 큰 메모리 영역을 필요로 하고, 이 메모리 영역을 이동 장치에서는 제한한다는 것이다.
상술한 기술의 또 다른 결점은 공지된 시퀀스의 길이가 고정적, 즉, 변화될 수 없다는 것이다.
미국 특허 제 5,422,916호에는 공지된 디지털 시퀀스를 이용하는 동기화 방법이 개시되어 있는데, 여기서, 주변 환경은 입사 노이즈(incident noise)의 버스트를 갖는 수신 시퀀스에 영향을 미칠 수 있기 때문에, 공지된 디지털 시퀀스를 식별하기 위해서는 수신 디지털 시퀀스와 공지된 디지털 시퀀스의 상관 뿐만 아니라 그 이상을 필요로 한다. 소위 바커(Barker) 시퀀스로부터 도출되는 64 비트 시퀀스는 공지된 디지털 시퀀스로서 사용된다.
이러한 공지된 방법은, 수신 디지털 시퀀스의 에러의 수를 카운트하기 위해 공지된 디지털 시퀀스와 수신 디지털 시퀀스를 비교하는 단계를 포함한다. 이 비교결과가 결정된 임계값을 초과하는 경우에는, 수신 디지털 시퀀스의 에러의 수가 상한을 초과하지 않는다는 것을 검사함으로써 검출 프로세스를 계속한다. 이와 같은 경우가 아닌 경우에는, 수신 디지털 시퀀스는 제각기 16 비트로 이루어지는 4개의 부분으로 분할된다. 이들 4개의 부분은 2개씩 연결되어, 결과적으로, 6개의 새로운32비트 워드를 생성시킨다. 그 후, 이들 새로운 32비트 워드의 각각에서 에러의 수가 계산되고, 카운터는, 에러의 수가 특정값을 초과하지 않는 각각의 워드에 대해 한 단계 증가치 만큼 상향된다. 모든 6개의 워드를 검사한 후에, 공지된 디지털 시퀀스는 카운터의 결과가 특정값을 초과할 시에 수신된다고 가정된다.
공지된 방법은 입사 노이즈의 버스트와 관련된 문제를 해결하지만, 긴 상관 기 및 긴 상관과 관련된 문제는 남는다.
1995년 9월에 개최된 PIMRC 회의에서, 하이브리드 병렬 상관기에 관한 보고가 행해졌다(An Improved Hybrid PN Code Acquisition for CDMA Personal Wireless Communication, IEEE-95:0-7803-3002-1/95). 이 하이브리드 병렬 상관기는, 이러한 문서에서, 직렬 및 병렬 혼재 상관기로 기재되어 있다. 공지된 시퀀스는, 2개의 구성 파라미터(N1 및 N2)에 따르는 세그먼트로 분할된다. 이들 파라미터는, 병렬 특성(parallelism)(N1) 및 직렬 특성(serialism)(N2)의 원하는 정도에 대해 상이하게 선택된다. 다수의 병렬 상관기가 사용될 시에는 코드 액세스 시간은 짧아지는 반면에, 기계 하드웨어는 더욱 복잡해진다. 직렬 상관기가 사용될 시에는 하드웨어는 간단해지는 반면에, 코드 액세스 시간은 길어진다. 상기 문서에 기재된 방법은 병렬 상관기와 직렬 상관기 간의 절충안(compromise)을 나타낸다. 세그먼트의 길이(M)는 M = θ/(N1 ×N2)에 따라 선택되고, 여기서 θ는 공지된 시퀀스의 길이이다. 각각의 상관기는 하나의 상관 세그먼트로서 M-세그먼트중의 하나를 포함한다. 제 1 세그먼트가 검출되면, 시스템은 탐색 모드(H0)로부터 검증(verification) 모드(H1)로 스위치한다. 검증 모드에서는 A-테스트가 실행되고, B-테스트가 한 세트의 임계값을 초과하는 상관기 출력 신호를 갖는 경우에, 스위치는 추적(tracing) 프로세스로 행해진다. 정확한 코드 위상이 코드 추적 시스템으로 전달될 시에는 액세스 프로세스가 종료되지만, 정확하지 않은 코드 위상이 전달될 시에는 액세스 프로세스가 재개된다.
이러한 방법은, 상관 수신율을 증가시키는 방식에만 관한 것이고, 이것이 중요한 시스템에서 사용될 수 있다. 따라서, 이러한 방법은 본 발명이 해결하고자 하는 문제를 해결하지 못한다.
도 1은 무선 통신 시스템의 개략도이다.
도 2는 트랜스버설 필터로서 실행된 상관기를 예시하는 블록도이다.
도 3은 본 발명의 순차적 상관기를 예시하는 블록도이다.
도 4 내지 도 7은 시퀀스 간격의 개별 예에 따른 시간 다이어그램이다.
도 8은 순차적 상관 절차를 예시하는 흐름도이다.
도 9는 본 발명의 순차적 상관기의 다른 실시예를 예시하는 블록도이다.
도 10은 순차적 상관기의 다른 예를 예시하는 블록도이다.
도 11은 제어 유닛, 타이머, 가산기 및 메모리를 예시하는 더욱 상세한 블록도이다.
도 12는 제어 유닛, 타이머, 가산기 및 메모리의 더욱 상세한 다른 블록도이다.
도 13은 순차적 상관 절차의 선택적인 실시예를 예시하는 흐름도이다.
도 14는 순차적 상관 절차를 예시하는 다른 흐름도이다.
도 15는 샘플링점을 고려한 상관기를 예시하는 블록도이다.
본 발명의 목적은, 디지털 시퀀스의 길이와 적어도 동일한 길이를 가진 상관 기를 이용하여 긴 디지털 시퀀스의 비동기 검출과 관련된 문제를 해결하는 것이다.검출 프로세스는, 공지된 디지털 시퀀스에 동일한 길이의 상관기를 이용한 경우와 실질적으로 동일한 고 확률(probability)로 실행된다.
본 발명이 해결하고자 하는 다른 문제는, 디지털 시퀀스의 비동기 수신 시에 전력 소비를 저 레벨로 유지하는 것이다.
본 발명은 또한 디지털 시퀀스의 비동기 수신 시에 사용되는 상관기의 실행을 단순화하고자 한다.
본 발명에 따르면, 공지된 디지털 시퀀스를, 대응하는 임계값이 각각 할당되는 소정의 수의 세그먼트로 분할함으로써, 상기 문제는 극복되어 해결된다. 입력(incoming) 디지털 시퀀스와의 상관은 세그먼트 방향(segment-wise)으로 실현되고,세그먼트가 수신된 것으로 추정하기 위해서는, 최신 수신 세그먼트의 상관값의 합및 이미 실행된 상관의 합이 최신 수신 세그먼트의 대응하는 임계값을 초과할 필요가 있다. 모든 세그먼트가 수신되고, 최종 세그먼트의 상관값이 이전 세그먼트의 상관값의 합에 가산될 때, 최종 상관값을 제공하는 상기 합은 최종 세그먼트에 대응하는 임계값을 초과하고, 공지된 디지털 시퀀스가 수신되었다고 추정한다. 그 후, 동기 시간 펄스 신호가 발생된다.
본 발명의 방법은 청구항 1에 설명된 특징을 포함한다.
본 발명의 양호한 일 실시예에 따르면, 수신기에 입력되는 심벌 시퀀스의 나중의 부분(latter part)은, 후속하는 실제(true) 심벌 시퀀스를 고려하면서, 유사한 방법으로 상관된다. 이러한 실시예는 청구항 9에서 설명된 특징을 갖는다.
본 발명의 방법을 실시할 때, 수신기내의 상관기는 1 세그먼트 길이만큼만 필요로 하여, 상관기가 더 짧아져, 상관기 복잡성, 메모리 사용 및 전력 소비를 감소시킨다.
본 방법을 실행하기 위해 발명된 장치는, 상관기, 제어 유닛, 타이머, 메모리 및 가산기를 포함하는 수신기에서 수신되는 디지털 시퀀스에 의해 전술된 문제를 해결한다. 수신 디지털 시퀀스는 소정의 수의 세그먼트로 분할되고, 각각의 세그먼트는 그것에 할당된 개별적인 임계값을 갖는다. 수신 시퀀스는 세그먼트마다 상관되고, 각각의 상관값은 이전의 모든 상관값의 합에 가산된다. 그렇게 행함으로써, 이전의 상관값의 합의 크기가 임계값과의 비교에 영향을 미치고, 즉, 누산(accumulation) 효과가 획득된다. 초기에, 상관기는 제 1 세그먼트의 도달을 대기한다. 상관기의 출력 신호가 제 1 세그먼트에 대응하는 임계값을 초과할 때, 제 1 세그먼트는 수신되는 것으로 추정된다. 제 1 세그먼트에 대한 상관기의 출력 신호는 메모리중의 하나에 보관되고, 타이머중의 하나에는 상관기 신호의 제 2 세그먼트가 측정되어야 하는 시점(time point)이 적재된다. 이러한 시점은, 다음의 수신디지털 세그먼트가 그의 최대 상관값을 갖는 것으로 추정되는 시점이다. 타이머로부터 신호가 발생하면, 새로운 상관기의 출력 신호는 메모리에 저장된 값에 가산된다. 이러한 합은, 제 1 및 제 2 세그먼트의 결합에 대한 임계값을 초과하고, 이와같은 경우에는 상기 합은 메모리에 보관된다. 한편, 합이 대응하는 임계값을 초과하지 않는 경우에, 메모리는 클리어(clear)되고, 즉 0으로 설정되고, 상관기는 제 1 세그먼트를 다시 대기한다.
이 장치는 청구항 14로부터 명백한 특징을 포함한다. 제안된 장치의 양호한 실시예는 청구항 15 내지 청구항 19에서 설명된 특징을 갖는다.
전술된 절차는 모든 세그먼트에 대해 실행되고, 메모리 값 및 상관기 출력 신호의 합이 수신 중의 시점에서 상관되는 세그먼트의 대응하는 임계값을 초과하지 않는 경우에, 메모리는 클리어되고, 상관기는 다시 제 1 세그먼트를 대기한다. 시 퀀스의 모든 세그먼트가 수신되고, 메모리에 저장된 값 및 최종 세그먼트의 상관값의 합이 최종 세그먼트의 대응하는 임계값을 초과할 때, 전체 디지털 시퀀스가 수신된 것으로 추정한다. 그 후, 제어 유닛은, 디지털 시퀀스가 수신되었다는 것을 표시하기 위해 동기 시간 펄스 신호를 출력 상에 발생시키고, 그것에 의해, 송신기및 수신기 간의 통신 링크가 설정될 수 있다.
본 발명의 장치는, 무선 시스템 또는 데이터 통신 시스템에서 송신기 및 수신기를 동기화하기 위한 서명(signature)이라 지칭되는 긴 디지털 시퀀스를 검출할 시에, 또는 자동 식별 시스템의 확인 신호를 검출할 시에 더욱 짧은 상관기를 사용할 수 있도록 하는 중요한 이점을 갖는다.
본 발명에 의해 제공되는 다른 이점은, 정확한 검출을 위한 확률을 높이는 긴 디지털 시퀀스를, 디지털 시퀀스만큼 동일하게 긴 상관기의 사용을 필요로 하지 않고, 서명으로서 사용할 수 있도록 한다는 것이다.
본 발명의 목적은, 동기적인 동기화에서 디지털 시퀀스의 사용을 가능하게 하면서, 디지털 시퀀스보다 더 짧은 상관기를 사용하는 것이다.
본 발명의 다른 목적은, 비교적 짧은 상관기를 사용함으로써, 이동 장치에서의 전력 소비의 경제성을 높이는 것이다.
본 발명은 예시된 실시예 및 첨부 도면을 참고하여 더 상세하게 설명된다.
도 1은, 무선 통신 시스템이 공지된 심벌 시퀀스(SS)를 동기 수신함으로써 송신기(100)와 수신기(103)를 동기시키는 방법을 개략적으로 예시한다. 송신기(100)는 안테나(101)를 통해 수신기(103)에 공지된 시퀀스를 송신하고, 공지된 시 퀀스(SS)는 수신기(103)에 접속된 안테나(102)에 의해 왜곡된 상태로 수신된다. 수신 시퀀스(SS)는 다운 믹서(down-mixer)(104), A/D 변환기(105)를 통과하여, 전송매체의 불완전성(inadequacies)의 결과로서 왜곡될 지라도 디지털 형식의 공지된 심벌 시퀀스로서 상관기(300)로 통과한다. 상관기(300) 및 판정기(decision-making unit)(107)는 탐색 모드에 있고, 즉, 공지된 디지털 시퀀스(SS)를 대기하는 상태에 있고, 이 디지털 시퀀스는, 수신기(103)에서 검출할 시에, 동기 시간 펄스 신호(108)를 초기화하는 기능을 한다. 탐색 모드에서, 상관기(300)는 상관값(110)을 판 정기(107)로 송달하고, 이 판정기(107)는 이 상관값을 미리 정해진 값과 비교한다.공지된 디지털 심벌 시퀀스(SS)가 상관기(300)에서 수신될 때, 상관값(110)은 미리 정해진 값을 초과한다. 그 후, 판정기(107)는, 동기 시간 펄스 신호(108)를 수신기(109)로 전송하고, 송신기(100)로부터 전송된 정보 반송 무선 신호는 이 수신기내에서 복조된다. 그것에 의해, 수신기(103)는 송신기(100)와 동일한 시간 기준을 획득하여, 통신 링크가 설정될 수 있다. 통신 링크가 설정될 때, 송신기(100)로부터수신된 무선 신호의 RF 복조((104)에서 다운-믹싱(down-mixing))를 통해 수신된 메시지(111)가 처리된 후, (105)에서 A/D 변환된다. 수신기(109)는 원하는 메시지를 구성하는 출력 신호(112)를 발생시킨다.
도 2는, 상관기, 예컨대, 상관기(300)가 공지된 방식으로 트랜스버설 필터로 구성될 수 있는 방법을 도시한 것이다. 이러한 유형의 상관기는, 특히, 디지털 시 퀀스를 동기적으로 수신하기 위해 무선 통신 및 데이터 통신내의 다수의 문맥(contexts)에서 사용되고, 수신 디지털 시퀀스의 확인과 동시에, 송신기 및 수신기를 서로에 동기시키기 위해 수신기내의 판정기에서 동기 시간 펄스 신호가 발생된다.
트랜스버설 필터는, 입력(201)을 갖는 시프트 레지스터(200), 출력(202, 203, 204, 205)을 갖는 미리 정해진 수의 시간 지연 유닛(220, 221, 222, 223) 및, 미리 정해진 수의 승산기(206, 207, 208, 209)를 포함하는데, 이 승산기의 각각은 2개의 입력 및 1개의 출력(210, 211, 212, 213)을 가지며, 각 승산기의 하나의 입력은 각각의 시프트 레지스터 출력(202, 203, 204, 205)에 접속된다. 각 승산기의 다른 입력(214, 215, 216, 217)은 상관 계수(C0, C1, C2, .., CL-1)를 갖는 상관 시퀀스에 접속되고, 이들 상관 계수는 수신기에 저장되는 공지된 디지털 시퀀스이다, 이 필터는 하나의 출력(219) 및 특정수의 입력을 갖는 합산 유닛(218)을 갖고, 상기 입력의 각각은 승산기(206, 207, 208, 209)의 각각의 출력(210, 211, 212, 213)에 접속된다.
이러한 상관기는 수신 디지털 시퀀스 및 공지된 상관기 시퀀스를 상관하는 기능을 한다. 각 수신 디지털 시퀀스에 대해는, 수신 및 공지된 디지털 시퀀스 간의 상기 상관에 비례하는 신호가 합산 유닛(218)의 출력(219)상에서 획득된다.
수신 디지털 시퀀스는 시프트 레지스터 입력(210)을 통해 시간 지연 유닛(220, 221, 222, 223)에서 1 비트씩 시프트된다. 각각의 시프트에 후속하여, 상관·계수(CO, C1, C2, .., CL-1)는 시프트 레지스터(200)로 시프트된 시퀀스의 부분과 승산된다. 모든 승산의 결과는 출력(210, 211, 212, 213)상에 레이 아웃(laid out)되고, 합산 유니트(218)에서 가산되어, 합산치를 출력(219)상에 전송한다. 이것은 수학적으로 컨볼루션(convolution) 합으로서 기술될 수 있고; 출력(219)상의 출력 신호가 r(k)로 표시되고, 상관 계수가 Ci으로 표시되며, 수신 디지털 시퀀스가 x(i)로 표시될 때, 아래의 관계식이 적용된다. 즉,
필터의 길이(L), 즉, 시프트 레지스터내의 시간 지연 유닛(220, 221, 222, 223)의 수 및 승산기(206, 207, 208, 209)의 수는 공지된 시퀀스의 비트수에 대응하도록 선택된다. 예컨대, -1/+1로 이루어지는 2진 표시를 선택하고, 수신 디지털 시퀀스 및 공지된 디지털 시퀀스가 상호 동일하면, L과 동일하고, 즉, 수신 디지털 시퀀스의 길이와 동일한 신호가 합산 유닛의 출력(219)상에서 획득된다.
상관기의 출력 신호는, 잡음이 있는 경우에 상관할 때, 최대값(L)에 도달하지 않는다. 따라서, 수신 디지털 시퀀스가 공지된 디지털 시퀀스와 상당히 유사한 것으로 추정되는 임계값을 결정하여, 수신 디지털 시퀀스를 동기 신호로서 수용할 필요가 있다. 수신 디지털 시퀀스에 대응하는 동기 신호는 때때로 서명으로도 지칭된다.
공지 디지털 시퀀스를 상관기로 비동기 수신하기 위해 행해져야 하는 적어도3개의 중요한 고려 사항이 있다. 첫째로, 서명이 수신 시퀀스에서 발견될 때, 서명을 고 확률로 검출할 수 있어야 한다. 송신된 서명을 미싱(missing)할 확률은 착오 거부율(False Reject Rate; FR)로 정의한다. 시퀀스는 수신되지만, 서명은, 에러, 예컨대, 간섭 또는 잡음으로 인해 검출되지 않는다. 둘째로, 랜덤한 상관기 입력 신호가 서명에 유사한 경우에, 상관기 출력 신호는 미리 정해진 임계값을 초과하지 않아야 한다. 상관기가 랜덤한 잡음의 서명을 검출하는 확률은 착오 경보율(False Alarm rate; FA)로 정의한다. 셋째로, 동기화할 때, 선택된 서명이 양호한 자동-특성 및 교차-상관(cross-correlation) 특성을 갖고, 즉, 수신 시퀀스 및 공지된 시 퀀스이 일치될 시에만 상관값이 높게 되고, 수신 시퀀스 및 공지된 시퀀스 간의 모든 다른 시프트(shift)에 대해서는 낮게 되는 것이 매우 중요하다. 따라서, 수신 시퀀스가 공지된 시퀀스와 정확하게 일치할 시에 확실한 피크(peak) 값이 획득된다.
FA율 및 FR율의 값은 미리 정해진 임계값에 의존하며, 이 임계값은, 동기 시간 펄스가 판정기(107)에 의해 발생되도록 상관값보다 높아야 하고, 이러한 임계값은 공지된 디지털 시퀀스에 비해 수신 디지털 시퀀스에서 정확해야 하는 비트 수로정의된다. 임계값이 서명의 길이(L)에 근접하여, 예컨대, L-2로 선택될 때, 공지된 디지털 시퀀스에 비해 수신 디지털 시퀀스에서는 적은 에러, 예에서는 2 개의 에러가 검출의 거부를 초래하기 때문에 FR율은 높은 값을 갖는다. 한편, 저 임계값, 예컨대, 5로 선택되면, 수신 디지털 시퀀스에서는 소수의 정정(correct) 비트, 예시된 경우에는 5개의 정정 비트만이 동기 시간 펄스를 발생시키기 때문에, FA율은 높은 값을 갖는다. 따라서, FA율 및 FR율이 최소로 되는 임계값이 검색된다. 상기 율이 동시에 최소로 될 때, FA율 및 FR율의 값은 서명의 길이(L)에 의존한다. 서명이 길어질수록, FA율 및 FR율은 동시에 낮아진다. 마찬가지로, 서명의 자동-특성 및 교차-상관 특성은 서명의 길이에 의존한다. 서명이 길어질수록, 이 서명의 자동-특성 및 교차-상관 특성은 양호해진다. 그러나, 긴 서명는 긴 상관기를 필요로 하기때문에, 서명의 길이에는 실질적인 상한이 있고, 이러한 상관기는 실행하기가 어렵고, 전력 소비도 높다.
본 발명은 짧은 상관기를 사용하지만, 이러한 상관기는 본질적으로 긴 상관기와 동일한 특성을 갖는다. 이것은, 공지된 디지털 시퀀스를 미리 정해진 수의 세그먼트(S1, S2, ..., Sn)로 분할하고, 서명을 수신하기 위해 사용되는 상관기의 길이가 최장의 세그먼트의 길이에 대응함으로써, 달성된다. 그 후, 세그먼트마다 상관이 이루어지고, 여기에서, 각각의 세그먼트는 대응하는 임계값(TV1, TV2, ..., TVn)을 갖는다. 제 1 세그먼트(S1)가 수신되고, 세그먼트 상관값(a1)이 대응하는 임계값(TV1)을 초과하면, 상관값(a1)은 메모리에 적재된다. 그 후, 제 2 세그먼트(S2)가 대기되고, 상기 제 2 세그먼트가 수신되면, 저장된 값(a1)은 제 2 세그먼트의 임계값(a2)에 가산된다. 제 2 세그먼트(S2)가 수신된 것으로 판정되면, 이러한 가산의 결과, 합산값(a1+a2)은 상기 제 2 세그먼트에 대응하는 임계값(TV2)을 초과해야 한다. 모든 세그먼트가 수신되고, 이들 세그먼트의 상관값(a1, a2, ..., an)의 합이 대응하는 임계값(TVn)을 초과할 때, 동기 시간 펄스 신호가 발생된다. 최신 상관 세그먼트(Sm)의 상관값(am)에 가산된 초기의 상관값(a1+a2+...a(m-1))의 합이 최신 상관 세그먼트에 대응하는 임계값(TVm)을 초과하지 않는 경우에, 초기의 수신 세그먼트는 거부되고, 제 1 세그먼트(S1)는 다시 대기된다.
도 4, 5a, 6 및 7는 시퀀스가 세그먼트로 분할되는 방법의 몇몇 예를 예시한다. 이들 도면에서는 시간이 T로 표시된다. 시퀀스에서의 제 1 세그먼트는 S1로 표시되고, 시퀀스에서의 제 2 세그먼트는 S2로 표시되며, 이하에서 이와 같은 식으로 표시된다. 도 4는 시퀀스가 서로 상이한 길이의 3개의 세그먼트로 분할되는 방법의 일예를 예시하는 반면에, 도 5a는 시퀀스가 서로 상이한 비트 패턴을 가진 동일한길이의 3개의 세그먼트로 분할되는 방법을 도시한다. 도 6은 서로 동일한 비트 패턴을 가진 동일한 길이의 4개의 세그먼트로 분할되는 시퀀스를 도시하고, 도 7은, 다른 세그먼트에 대하여 반전되는 세그먼트 S3을 제외하고, 서로 동일한 비트 패턴및 동일한 길이의 4개의 세그먼트를 갖는 시퀀스를 도시한다. 세그먼트의 2진 비트패턴은 상이한 방법으로 선택될 수 있다. 이 비트는 랜덤하게 분포될 수 있거나, 또는, 양호한 자동 특성 및 교차 상관 특성을 갖는 시퀀스로서, 예컨대, 최대 길이 코드, 소위 바커(Barker) 시퀀스, 소위 골드(Gold) 시퀀스, 또는 원하는 특성을 갖는 어떤 다른 시퀀스로서 선택될 수 있다. 도 7의 상이한 세그먼트는 서로에 대해 반전되고, 이러한 세그먼트 반전은 상이한 방법으로도 선택될 수 있다. 세그먼트 반전은 랜덤하게 행할 수 있거나, 또는, 양호한 자동 특성 및 교차 상관 특성을 갖는 시퀀스를, 예컨대, 최대 길이 코드, 바커 시퀀스, 골드 시퀀스, 또는 원하는 특성을 갖는 어떤 다른 시퀀스로서 선택할 수 있다. 세그먼트 반전을 이용하면, 검출과정에서, 세그먼트 상관기로 지정되는 다른 상관기가 획득된다. 이러한 세그먼트반전은, 또한 수개의 상술한 세그먼트 반전으로 구성되는 다중 시퀀스를 획득하도록 하는 것과 같이 더 많은 레벨로 확장될 수 있다. 수개의 다중 시퀀스를 조합하여 수퍼 시퀀스(super-sequence)를 형성하고, 수개의 수퍼 시퀀스를 조합하여 하이 퍼 시퀀스(hyper-sequence)를 형성한다. 공지된 시퀀스를 이러한 레벨로 분할함으로써, 시퀀스의 자동 특성 및 교차상관 특성을 더 개선시키는 5개의 상관기가 획득된다.
잡음있는 환경에서 동기 시퀀스에 대해 매우 양호한 자동 특성 및 교차 상관특성을 획득하기 위해서는, 시퀀스가 바람직하게는 적어도 64 비트를 포함한다. 동 기화를 위한 시퀀스에 이용된 길이의 예로서, GSM은 동기 채널(SCH)상에서 64 비트의 동기 버스트로 이루어진 동기 시퀀스를 사용하고; CODIT 프로젝트(CDMA)는 255비트의 길이를 갖는 제어 채널(PCCH)상에서 확산(spread) 시퀀스를 사용하고; QUALCOMM으로부터의 CDMA 시스템인 IS-95는 64 비트 및 32768 비트를 포함하는 확산 시퀀스를 사용하는 것으로 주지되어 있다.
도 3은 본 발명의 장치의 실시예를 예시한다. 상관기(300)는 입력(301), 계수 입력(302) 및 출력(303)을 갖는다. 입력(302)은 도 2에 예시한 입력(214-217)을 집합적으로 표시한 것이다. 가산기(304)로의 입력(305)은 상관기의 출력(303)에 접속되고, 상기 가산기는 다른 입력(306) 및 출력(307)을 갖는다. 메모리(308)는 복수의 입력 및 하나의 출력(309)을 갖는데, 여기에서, 입력(310)은 가산기의 출력(307)에 접속된다. 제어 유닛(311)은 복수의 입력 및 출력을 갖는데, 여기에서, 출력(312)은 상관기(300)상의 계수 입력(302)에 접속되고, 다른 출력(313)은 동기 시간 펄스 신호(Ts)를 발생시키고, 하나의 입력(314)은 가산기(304)상의 출력(307)에 접속되고, 하나의 출력(315)은 메모리(308)상의 입력(316)에 접속되며, 하나의 출력(322)은 메모리(308)의 입력(318)에 접속된다. 타이머(319)는 복수의 입력 및 출력을 갖는데, 여기에서, 하나의 입력(320)은 제어 유닛상의 출력(323)에 접속되고,하나의 입력(321)은 제어 유닛상의 출력(317)에 접속되며, 하나의 출력(324)은 제어 유닛상의 입력(325)에 접속된다.
장치를 기능시키기 위해서는, 중앙 클록(central clock)을 포함하는 장치를 제공할 필요가 있다. 이러한 클록은 어떠한 도면에서도 도시되어 있지 않다. 동기논리도 필요 조건이고, 모든 유닛은 중앙 유닛과 클록되는 것이 필요하다. 장치는 중앙 클록으로부터의 펄스 열(train)의 펄스의 업 펄스 에지(up-pulse edge) 또는 다운 펄스 에지(down-pulse edge)상에서 동기화될 수 있다. 장치의 상이한 유닛 사이로 전송되는 신호는 활동적으로 되는 출력의 일치성(correspondence)을 가지며,즉, 레벨을 변화시키는데, 여기에서, 이런 레벨의 변화는, 입력 상에서, 중앙 클록으로부터 획득된 최초의 클록 펄스 에지(업 또는 다운 에지)에서 검출된다.
상관기(300)는 입력(301)상에서 디지털 세그먼트를 수신하고, 출력(303)상에서 출력 신호를 발생시키도록 배치되며, 이 출력 신호는 수신 디지털 세그먼트 및 공지된 디지털 세크먼트 간의 상관에 비례한다. 상관기(300)의 입력(302)은 여러 상관 계수(C0, C1, ..., CLS-1)를 상관기(300)에 제공하도록 배치되고, 이들 상관 계수는 공지된 디지털 세그먼트의 비트 패턴이다. 가산기(304)는, 메모리(308)의 출력(309)으로부터 전달된 한 입력(306)상의 값을, 상관기(300)의 출력(303)으로부터 전달된 다른 입력(305)상의 상관값에 가산하는 기능을 한다. 가산 결과는 출력(307)상에서 획득된다. 가산기(304) 및 메모리(308)는 합쳐져서 누산기(1106)를 형성한다. 제어 유닛(311)은 수, 길이 및 구성으로 미리 정해진 모든 세그먼트의 상관을 제어하도록 구성된다. 따라서, 제어 유닛(311)은 세그먼트의 대응하는 임계값에 관한 정보 및, 공지된 디지털 시퀀스가 어떻게 구성되는 지에 관한 정보, 즉, 세그먼트 수, 세그먼트의 길이 및 상기 세그먼트의 비트 패턴의 정보를 갖는다. 제어 유닛의 입력(314)은 출력(307)에 의해 전달되는 값을 미리 정해진 임계값과 비교하기 위해 가산기의 입력(307)에 접속되고, 이러한 임계값은 상관값이 최후에 가산기(304)내에 가산된 세그먼트에 속한다. 제어 유닛(311)에 의한 제 1 세그먼트의 수신 및 수용 전에, 출력(315)은 신호(LD1)에 의해 활동 상태로 된다. 메모리 입력(316)에 접속되는 출력(315)이 활동적일 때, 상관값은 가산없이 메모리로 직접 적재된다. 상관값 및 메모리내의 값의 가산이 불필요할 시에는 신호(LD1)가 이용된다. 입력(314)상의 값이 임계값을 초과하지 않을 때, 신호(LD1)가 활동적인 상태로 남아 있고, 이것은, 메모리에 저장된 값이 상관기(300)로부터의 다음의 상관값으로기록되는 것을 의미한다. 타이머(319)는 그의 입력(320)상에서 제어 유닛(311)으로부터의 신호(LD3)를 수신하고, 이러한 신호는 크기가 다음에 도달하는 세그먼트의 길이에 비례하는 미리 정해진 타이머 개시값을 초기화한다. 예컨대, 다음에 도달하는 세그먼트가 30 비트로 구성되는 경우에, 타이머(319)에는 30이 적재된다. 타이머 입력(321)에 접속된 제어 유닛 출력(323)(DN3)이 활동적으로 되고, 동시에 타이머가 중앙 클록으로부터 클록 펄스 에지를 수신할 때마다, 개시값은 상기 값을 1만큼 감소시킴으로써 0으로 카운트 다운된다. 다음의 상관값이 메모리(308)내의 값에 가산되어야 할 때, 즉, 타이머가 값 0에 도달한 후에 최신 상관값이 그의 대응하는 임계값과 비교될 때, 타이머(319)는 출력(324)상의 신호 Z를 제어 유닛(311)으로 전송한다. 수신 세그먼트의 전체가 상관기의 시프트 레지스터내에서 시프트될 때,다음에 도달하는 세그먼트의 상관값이 최대로 될 것으로 예상되기 때문에, 모든 다른 상관값은 세그먼트의 시프트 중에는 중요하지 않고, 세그먼트의 상관값이 최대로 될 때까지 다음에 도달하는 세그먼트의 상관값을 상기 메모리내에 저장된 값에 가산하기 전에 장치는 대기한다. 제어 유닛(311)은, 또한, 그의 입력(325)상에서,타이머의 출력(324)으로부터 신호(S)를 수신하도록 구성되고, 상기 신호(Z)는 신호(ACC1)를 제어 유닛 출력(322)으로부터 메모리 입력(318)으로 초기화한다. 그 후,신호(ACC1)는 가산기(304)에서 가산 절차를 초기화한 후, 제어 유닛(311)의 입력(314)상의 값을 제어 유닛에 사전 저장된 대응하는 임계값과 비교한다. 상기 비교 후에, 제어 유닛(311)은 3종류의 가능한 결정을 행할 수 있다. 1)값이 대응하는 임 계값을 초과하고, 최종 세그먼트가 수신된 경우, 다음의 신호가 발생된다. 즉, 출력(313)상에서 제어 유닛(311)으로부터의 동기 시간 펄스 신호(Ts), 출력(315)상의신호(LD1) 및 출력(312)의 제 1 세그먼트의 상관 계수가 발생된다. 2)값이 대응하는 임계값을 초과하고, 최종 세그먼트가 수신되지 않은 경우, 제어 유닛(311)은 출력(312)상에서 다음에 도달하는 세그먼트의 상관 계수를 발생시킨다. 또한, 타이머는 다음에 도달하는 세그먼트의 길이로 개시된다. 3)값이 대응하는 임계값을 초과하지 않는 경우에는, 출력(315)상에서 제어 유닛(311)으로부터의 신호(LD1) 및 출력(312)상에서 제 1 세그먼트의 상관 계수가 발생된다. 메모리(308)는 그의 입력(316)상에서 신호(LD1)를 수신하며, 이 신호는, 상관값 및 메모리내의 저장된 값을 가산하지 않고, 상관값이 입력(310)을 통해 메모리(308)내에 직접 적재되도록 한다. 메모리(308)는 또한 신호(ACC1)를 수신하기 위해 설계되고, 이러한 신호는 가산기(304)에서 상관값 및 메모리내의 저장된 값의 가산을 개시하여, 그 결과치를 메모리내에 적재한다. 주어진 상관값 또는 다수의 상관값의 합은 또한 대응하는 임 계값과 동일하거나 초과할 수 있다. 본질적으로, 이들은 상관값 또는 다수의 상관 값의 합과 관련된 임계값에 대응한다.
도 5b는 수신 디지털 시퀀스의 구성을 예시하는 반면에, 도 5a는 대응하는 공지된 디지털 시퀀스를 예시한다. 도 5b에 따른 수신 디지털 시퀀스가 수신되고,도 5a에 따른 공지된 디지털 시퀀스가 기대될 시에 발생하는 상황을 더욱 상세하게 설명한다. 도 5a에 도시된 디지털 시퀀스가 동기화를 위해 사용될 때, 상관기(300)는, 세그먼트의 길이가 7비트이기 때문에, L=7의 길이를 갖는다. 세그먼트(S1)가 임계값(TV1=3)을 갖고, 세그먼트(S2)가 임계값(TV2=4)을 갖고, 세그먼트(S3)가 임 계값(TV3=7)을 가지며, 세그먼트(S4)가 임계값(TV4=9)을 갖는 것으로 미리 정해져 있다고 한다. 이와 같은 임계값(TV1, TV2, TV3, TV4)을 선택한다는 것은, 어떤 임 계값을 초과하기 위해, 임계값이 초기의 상관값에 의존한다는 것을 의미하며, 이것은 이하에서 설명된다. 상관기는 도 5a에서 세그먼트(S1)에 대한 상관 계수(C0, C1, C2, C3, C4, C5, C7)=(+1, +1, -1, -1.+1, +1, +1)을 수신하여, 제 1 세그먼트(S1)를 대기한다. 제어 유닛(311)상의 출력(315)은 활동적인데, 이것은 상관값이 메모리(308)에 직접 적재되고, 제어 유닛(311)에서 비교되는 것을 의미한다. 제 1 세그먼트의 비트(C3)만이 에러 상태에 있기 때문에, 도 5b의 수신 디지털 시퀀스의 제 1 세그먼트(S1)의 전체가 상관기에서 시프트될 때까지, 출력 신호(303)는 5와 동일한 값에 도달하지 않으며, 상기 값은 S1에 대한 상관값 a1=5이고, S1에 속하는 임계값TV1=3보다 더 크다. 상관기 출력 신호(303)가 제 1 세그먼트(S1)의 임계값(TV1)보다 더 크다는 사실은 제어 유닛(311)에서 알게 되고, 제어 유닛은 신호(LD3)를 타이머(310)에 전송하여, 상술한 개시값의 적재를 초기화한다. 타이머 개시값은 일반적으로 서로 상이한 크기이고, 상기 크기는 다음에 도달하는 세그먼트의 길이에 의존한다. 예시된 실시예에서, 모든 세그먼트는 길이가 7이고, 예시된 경우의 타이머 개시값도 7이다. 제어 유닛(311)은 (도 5a에 도시된)S2에 대한 새로운 상관 계수를 상관기 입력(302)을 통해 상관기로 송출한다. 제어 유닛상의 출력(DN3)이 활동적이고, 동시에 타이머가 중앙 클록으로부터 클록 펄스 에지를 수신할 때마다, 타이머(319)는 1 증가분씩 카운트 다운한다. 타이머가 0에 도달할 때, 즉, S2에 대한 상 관기 출력 신호(303)가 최고값에 도달할 때, 타이머(319)는 신호(S)를 제어 유닛(311)으로 전송한다. 그 후, 제어 유닛(311)은 신호(ACC1)를 메모리(308)로 전송하여, S2에 대한 상관값(a2) 및 메모리에 저장된 값의 가산을 개시하며, 이러한 값은5와 동일한 제 1 세그먼트(S1)의 상관값(a1)이다. 가산은 가산기(304)에서 행해지고, 도 5b의 S2가 1과 동일한 상관값(a2)을 제공하는 3개의 에러 비트를 갖기 때문에, 결과적으로 a1+a2=6을 생성시킨다. 이 값(a1+a2=6)은 메모리(308)내에 적재된다. S2에 대한 임계값(TV2)은 4로 결정되고, 이것은, S2가 수신되어, S3의 길이에 대응하는 개시값이 타이머(319)에 적재되는 것을 의미한다. S3의 상관값(a3) 및, 메모리에 저장된 값(a1+a2), 즉 6의 다음 가산이 행해진다. 이 가산의 결과는a1+a2+a3=9로서, 이는 S3에 대응하는 임계값(TV3)보다 더 크다. 다음의 가산은 1인S4의 상관값(a4)과 9인 메모리에 저장된 값 사이에서 다음 가산이 행해져, 결과적으로 합산치(a1+a2+a3+a4=10)를 생성시키며, 이것은 최종 세그먼트(S4)의 임계값(TV=4)보다 크고, 제어 유닛(311)은 결과적으로 출력(313)상에서 동기 시간 펄스 신호(Ts)를 발생시킨다.
각각의 세그먼트의 비트 패턴이 서로 동일하고, 양호한 자동 특성 및 양호한 교차 상관 특성을 가질 때, 개별 세그먼트는 양호한 자동 특성 및 양호한 교차 상관 특성을 갖는 반면에, 전(full) 서명은 양호한 자동 특성 및 양호한 교차 상관 특성을 갖지 않는다. 이것은, 동기 시간 펄스 신호(Ts)가 1 세그먼트 이상 너무 일찍 또는 너무 늦게 발생되었기 때문이다. 이것은 예에 의해 설명된다. 제각기 30비트를 포함하고, 150의 서명 길이를 제공하는 5개의 세그먼트를 갖는다고 하고, 동기 시간 펄스 신호를 발생시키기 위한 최종 임계값은 110이라고 한다. 또한, 제 1 세그먼트가 잡음이 많아 완전히 미싱(missing)된다고 하고, 다음에 도달하는 세그먼트는 수신될 때 결함이 없다고 한다. 장치가 제 2 세그먼트를 수신할 때, 그것은 제 1 세그먼트인 것을 표시하고, 장치가 제 5 세그먼트를 수신한 것으로 표시할 때, 그것은 실제 잡음을 수신한 것이다. 따라서, 수신 전체에는 1 세그먼트만큼 변위(displace)가 생긴다. 그러나, 결함이 있는 4개의 세그먼트(정확한 시퀀스에서의 제 2 세그먼트 내지 제 5 세그먼트)가 수신되고, 합(30+30+30+30=120)이 이미 획득되었다는 것을 의미하기 때문에, 동기 시간 펄스 신호가, 1 세그먼트의 길이에 상당하는 시간만큼 지연이 있지만, 발생된다. 모든 세그먼트가, 세그먼트 레벨 상의 코딩을 결정함으로써, 정확히 수신된 것을 확인하는 검사가 행해지고, 동기 시간 펄스 신호는 정확한 시점, 즉, 시퀀스내의 최종 세그먼트가 검출되는 시점에서 획득된다. 이러한 세그먼트 코딩은, 1개 이상의 세그먼트를 나머지 세그먼트에 관련해서 반전함으로써 실행되며, 이것은 세그먼트 레벨상이지만 추가적인 상관을 제공한다. 도 7은 이와 같은 세그먼트 코딩의 일예를 예시한다.
도 9는 송신기 및 수신기의 동기를 위해 반전 및 비반전된 버전을 갖는 동일한 비트 패턴으로 할당되는 공지된 디지털 세그먼트가 수신되는 본 발명의 실시예를 예시한다. 도 9에 도시된 장치가 도 3에 도시된 장치와 상이한 점은, 상관기(300)와 가산기(304) 사이에 승산기(900)가 제공되고, 동일한 계수가 모든 세그먼트에 사용될 시에 제어 유닛(311)이 상관기(300)에 접속되지 않는다는 것이다. 상 관기(300)에서 비반전 세그먼트용의 상관 계수와 반전 세그먼트가 상관될 때, 부의 값을 갖지만, 값이 비반전 세그먼트의 절대값과 동일한 출력 신호가 획득된다. 제어 유닛상의 출력(902)은 승산기상의 입력(901)에 접속된다. 제어 유닛(311)은, 정의 상관값을 획득하는 순서로 +1 및 -1을 승산기(900)로 입력한다. 반전 세그먼트가 상관될 때, 제어 유닛은 승산기에 -1을 입력하여, 결과적으로 반전 세그먼트에 정의 상관값을 생성시키는 반면에, 비반전 세그먼트가 상관될 때에는, 제어 유닛은 승산기에 +1을 입력한다. 세그먼트가 에러로 수신될 때, 부의 상관값이 승산기의 다운스트림에서 획득된다. 부의 상관값이 승산기(900)의 다운스트림에서 획득될 경우에, 이것은 신규 검출 프로세스를 개시시키는데, 그 이유는 메모리(308)에 저장된 값에 부의 상관값이 가산되어, 결과적으로 합이 초기에 저장된 값보다 더 작게되기 때문이다. 이것은 상관값의 총합이 대응하는 임계값을 초과하지 않는다는 것을 의미하며, 그래서, 검출 프로세스가 세그먼트(S1)로 재개된다. 다른 점에서는,도 9의 장치는 도 3의 장치와 동일한 방법으로 기능한다. 제어 유닛은, 각 세그먼트가 어느 임계값을 초과하는 지, 또한 이 세그먼트가 +1 또는 -1의 어느 것에 관련하는 지에 관한 정보를 포함한다. 이 승산기를 이용하여 세그먼트 상관기가 획득된다.
도 10은 본 발명의 상관기의 일부의 다른 실시예를 예시한다. 이러한 장치는 서명을 동시에 수신하기 위해 특정수의 카운터, 메모리 및 타이머를 포함한다. 카운터, 메모리 및 타이머를 제각기 하나만 사용하면, 송신기에 의해 송신된 서명이 미싱될 수 있는데, 그 이유는 세그먼트(S1)가 수용될 때, 장치는 "수동적(passive)" , 즉, 세그먼트(S2)를 대기하여, 다른 서명을 검출할 수 없기 때문이다. 예컨대, 잡음에 의해 세그먼트(S1)가 수신된 것으로 오판하고, 장치의 "수동적 시간" 동안에 정확한 서명이 도착한다면, 장치는 불량한 서명에 대한 세그먼트(S2)를 대기하기 때문에 정확한 신호를 검출하지 못할 것이다. 카운터, 타이머 및 메모리를 수개씩 사용할 시에는, 수개의 서명을 동시에 처리하는 것이 가능하다. 카운터, 메모리 및 타이머를 수개씩 사용하면, 오경보로 인해 어떤 세그먼트를 미싱할 필요없이, 제 1 세그먼트에 대한 저 임계값을 결정하도록 할 수 있다. 도 10에 도시된 장치는 유닛(1000), 특정수의 메모리(308), 가산기(304) 및 반전기(900)와, 모든 타이머(319)를 포함하는 타이머 유닛(1001)을 포함한다. 신호 설정은 상술한 것과 동일하고, 그 원리도, 다수의 메모리, 반전기, 가산기 및 타이머가 어드레스 버스(1002)상에 송출되는 어드레스에 의해 신호를 수신하기 위해 개시되지만, 상술한 것과 동일하다. 그러나, 예시된 신호(RESET3)는 새로운 것이고, 이러한 신호는, 수신된 서명이 동기 시간 펄스 신호를 전송할 조건을 충족시킬 때 송신되는 글로벌 리셋 신호(global reset signal)이다.
도 3 및 9를 참조하여 이전에 설명된 본 발명의 장치는 도 11 및 12를 참조하여 더욱 상세하게 설명된다.
도 11은 제어 유닛(311), 타이머(319), 메모리(308) 및 가산기(304)를 상세한 블록도로 예시한다. 따라서, 상관기가 포함되어 있지 않지만, 도 11은 도 3의 장치의 상세 블록도이다. 제어 유닛(311)은, 출력 신호(C)를 유한 상태 기계(1102)로 공급하는 비교기(1100)를 포함한다. 이러한 출력 신호(C)는, 가산기의 출력 신호인 입력 신호(X)와, 대응하는 임계값인 입력 신호(Y) 간의 비(ratio)에 의존한다. 이러한 임계값(1107)은 제어 유닛(311)의 레지스터(1101)로부터 분배된다. 제어 유닛(311)은 또한 카운터(1103)를 포함하고, 카운터(1103)상의 입력(UP2)에 접속된 유한 상태 기계 상의 출력(UP2)이, 카운터(1103)가 중앙 클록으로부터 클록 펄스 에지를 수신함과 동시에 활동할 때마다, 카운터(1103)는 카운트 업(count up) 한다. 출력(UP2)은 각 세그먼트가 수용된 후에 활동적으로 된다. 카운터(1103)는 세그먼트 번호(1109)를 레지스터(1101) 및 유한 상태 기계(1102)에 전송함으로써,상기 레지스터 및 기계는 어떤 세그먼트가 처리되어야 하는지를 알게 된다. 유한 상태 기계는, 조합 네트워크(즉, 논리 NOT-AND 및 NOT-OR 게이트), 또는 어떤 제어신호가 전송되어야 하는지를 결정하는 ROM-메모리로 구현될 수 있다. 이 결정은 입력 신호(Z, C) 및 세그먼트 수의 값에 따라 행해진다. 타이머(319)는 하나의 카운터(1104) 및 하나 이상의 레지스터(1105)를 포함한다. 레지스터(1105)는 타이머(319)의 개시값을 포함하고, 이들 개시값은 유한 상태 기계로부터 신호(LD3)상에서 카운터(1104)에 적재된다. 카운터(1104)는 유한 상태 기계(1102)로부터의 신호(DN3)에 따라 0으로 카운트 다운되고, 0에서 신호(Z)를 상기 유한 상태 기계로 전송한다. 그 후, 유한 상태 기계는, 메모리에 저장된 값을 상관값에 가산하기 위해,신호(ACC1)를 메모리로 전송한다. 비교에 의해 획득된 결과에 따라, 유한 상태 기계(1102)로부터 상이한 신호가 전송된다. 관계 X〉Y가 충족되는 경우에, 신호(UP2)가 송신되고, 이러한 신호에 의해 카운터가 1 만큼 증가시켜, 카운터(1103)의 새로운 값은 다음에 도달하는 세그먼트 수이다. 카운터(1103)는 다음에 상관 및 비교의대상인 세그먼트를 인식한다. 레지스터(1101)에 저장된 새로운 상관 계수(1108)는 카운터(1103)가 단계적으로 증가될 시에 상관기(300)로도 전송된다. 신호(LD3)는 또한, 제어 유닛으로부터 카운터(1105)로 전송되어, 카운터(1104)에 새로운 개시값을 설정한다. 관계 X〉Y가 충족되지 않은 경우에, 신호(RESET2)는 카운터(1103)를 0으로 설정하기 위해 전송된다. 신호(LD1)는 유한 상태 기계(1102)로부터 메모리로 전송되어, 상관값을 메모리에 직접 적재한다. 제 1 세그먼트(S1)가 검출될 시에는, 신호(LD1)가 사용된다. 최종 세그먼트가 상관되고, 관계 X〉Y가 충족될 시에는, 동기 시간 펄스 신호(Ts)가 전송된다. 가산기(304) 및 메모리(308)는 누산기(1106)와 함께 구현된다.
도 12는 도 9에 예시된 실시예의 제어 유닛(311)의 실시예를 예시한다. 도 11의 실시예와 도 12의 실시예의 차이점은, 레지스터(1101)가 반전기(900)의 반전계수(1200)를 포함으로써, 가산기(304)에서 항상 정의 상관값이 획득된다는 것이다. 이 실시예는 반전 세그먼트 등을 사용하여, 제어 유닛(311)이 새로운 상관 계수를 송출할 필요가 없다.
도 8의 흐름도는, 수신기에 공지된 시퀀스를 검출할 시에 도 3에 도시된 장치에 의해 사용되는 절차를 예시하고, 이 검출은 세그먼트의 상관에 의해 행해진다. 먼저, 단계(800)에서, 상관 계수(C0, C1, ..., CLS-1)는 미리 정해진 값으로 상관기에 설정되고, 상기 상관 계수는 제 1 공지된 세그먼트(S1)에 대응한다. 그 후, 단계(801)에서, 제 1 세그먼트(500)는 수신 시퀀스에 대해 상관된다. 단계(802)에서, 제 1 세그먼트(S1)의 상관값(a1)은 메모리(308)에 적재된다. 그 후, 단계(803)에서, 상관값(a1)과, 제 1 세그먼트(S1)에 대응하는 임계값(TV1) 사이에서 비교가 행해진다. 상관값(a1)이 임계값(TV1)을 초과하지 않는 경우에, No 선택에 따라, 이것은 제 1 공지된 세그먼트(S1)가 수신되지 않았다는 것을 의미하고, 상관이 동일한 상관 계수로 단계(801)에서 반복되고, 제 1 세그먼트(S1)를 탐색하기 위한 새로운 시도가 행해진다. 상관값이 임계값(TV1)을 초과하는 경우에는, 선택 Yes에 따르고, 이것은 제 1 세그먼트(S1)가 수신된 것을 의미하며, 단계(804)에서, 타이머(319)는 제 2 세그먼트(S2)의 상관값(a2)이 최대값에 도달한 것으로 추정되는 시점(t1a)에 설정되고, 그 후, 이 상관값(a2)은 메모리에 저장된 상관값(a1)에 가산된다. 제 2 세그먼트의 상관값이 최대값에 도달할 것으로 추정되는 시점(t1a)은 전체 제 2 세그먼트(501)가 시프트 레지스터(200)로 시프트되는 시간이다. 단계(805)에서, 제 2 공지된 세그먼트(S2)의 상관 계수는 상관기에 전송된다. 이 절차는 수동적이고, 단계(806)에서, 제 2 세그먼트의 상관값(a2)을 메모리(308)의 값(a1)에 가산하는 신호를 위한 타이머(319)를 대기한다. 단계(807)에서, 제 2 세그먼트(S2)의 상관값(a2)은 메모리(308)의 값(a1)에 가산된다. 단계(808)에서는, 합(a1+a2)이 메모리내에 적재된다. 단계(809)에서, 이러한 가산의 합(a1+a2)은 비교된다. 선택 No에 따라, 합(a1+a2)이 제 2 세그먼트(S2)의 대응하는 임계값(TV2)을 초과하지 않는 경우에, 절차는 단계(800)로 복귀한다. 반면에, 선택 Yes에 따라, 합(a1+a2)이 제 2 세그먼트(S2)에 대응하는 임계값(TV2)을 초과하는 경우에, 단계(810)에서, 공지된 디지털 시퀀스의 모든 세그먼트가 수신되었다는 것을 확인하기 위한 검사가 행해진다. 모든 세그먼트가 수신되지 않은 경우에, 선택 No에 따라, 절차는 단계(804)로 복귀한다. 세그먼트의 상관값(am) 및, 이 시점에서 메모리에 저장된 값(al+a2...+a1)의 합(a1+a2+...+a1+am)이 세그먼트에 대응하는 임계값(TVm)을 초과한다면, 상기 절차는 단계(804)에서 단계(810)까지 반복된다. 모든 세그먼트가 선택 Yes에 따라 수신되고, 단계(809)에서, 모든 임계값(TV1, ...TVn)이 초과되는 경우에, 공지된 디지털 시퀀스, 즉, 서명이 수신된 것으로 고려된다. 이 점에서, 단계(811)에서, 동기 시간 펄스 신호(Ts)가 발생되어, 수신기(103)와 송신기(100)를 동기시킬 시에 사용된다. 이 절차가 완료하고, 새로운 서명이 대기하는 단계(800)로 복귀가 행해질 수 있다. 문자(A, B 및 C)는 흐름도에서 대응점을 식별하기 위해서만 사용된다.
도 13은 도 9에 도시된 장치가 서명을 수신하는 방법을 개략적으로 예시한다. 먼저, 단계(801)에서, 세그먼트(S1)가 상관되고, 단계(1300)에서는 상관값(a1)이 정의 상관값을 획득하기 위해 +1 또는 -1과 승산된다. 단계(802)에서, 승산 곱은 메모리(308)에 적재된다. 단계(801, 1300 및 802)는, 단계(803)에서 검사되는 제 1 세그먼트(S1)에 대응하는 임계값을 초과하지 않는 각각의 세그먼트에 대해 반복된다. 세그먼트(S1)가 수신된 것으로 추정될 때, 이것은 상관값(a1)의 크기가 제1 세그먼트에 대응하는 임계값(TV1)을 초과하는 것을 의미할 때, 단계(804)에서, 타이머는 시점(t1a)에 대응하는 값으로 설정되며, 이 시점(t1a)에서, 세그먼트(S2)의 상관값(a2) 및 계수(+1 또는 -1)중의 하나의 곱이 세그먼트(S1)의 상관값에 가산된다. 단계(806)에서, 장치는 세그먼트(S2)의 상관값(a2)이 획득되기를 대기한다. 세그먼트(S2)의 상관값(a2)이 획득될 때, 단계(1301)에서, 이러한 값은 +1 또는 -1과 승산된다. 단계(807)에서, 이 승산의 곱은 메모리(308)내의 값(a1)에 가산되고, 단계(808)에서, 상기 가산의 합(a1+a2)은 메모리(308)내에 적재된다. 단계(809)에서, 전술된 합(a1+a2)을 비교하여, 상기 합이 제 2 세그먼트에 대응하는 임 계값을 초과하는 지를 확인한다. 선택 No에 따라, 임계값이 초과되지 않는 경우에는, 절차는 단계(801)로 복귀하고, 선택 Yes에 따라, 단계(810)에서, 모든 세그먼트가 수신되었는지를 확인하기 위한 다른 검사가 행해진다. 모든 세그먼트가 수신되지 않은 경우에, 선택 No에 따라, 단계(804)로 복귀한다. 단계(810)에서, 모든 세그먼트가 선택 Yes에 따라 수신되고, 단계(809)에서 액셉트될 때까지, 단계(804, 806, 1301, 807, 808, 809 및 810)가 실행되고, 그 결과, 단계(811)에서, 동기 시간 펄스 신호(Ts)가 발생되어, 그것으로, 검출 절차는 완료된다. 그 후, 단계(801)로 복귀하여, 새로운 서명을 대기한다.
도 10에서 예시된 장치에 의한 절차는 도 14를 참조하여 간단히 설명된다. 도 10의 장치는 수개의 카운터, 타이머 및 메모리를 포함한다. 도 14에서, 수개의 카운터, 타이머 및 메모리의 각각의 상태는 2개의 상이한 상태, 즉, "세그먼트 (S1) 대기" 및 "다음 세그먼트 대기" 로 기호화된다. 상태 "세그먼트(S1) 대기" 를 갖는 이들 카운터, 타이머 및 메모리는 서명을 검출하기 위해 자유롭게 사용될 수 있다. 하나의 카운터, 하나의 타이머 및 하나의 메모리는 검출을 위해 할당될 때에 상태 " 다음 세그먼트 대기" 로 스위치하며, 이 상태는 제 1 상관값(a1)이 제 1 임계값(TV1)을 초과할 때 발생한다. "다음 세그먼트 대기" 의 상태에 있는 카운터, 타이머 및 메모리는, 서명이 검출될 때에 상태 "세그먼트(S1) 대기" 로 스위치한다. 선행 검출 처리에서 임계값이 초과되지 않을 때, 정확히 이러한 검출을 위해 사용되는 카운터, 타이머 및 메모리는 상태 "다음 세그먼트 대기" 로부터 상태 "세그먼트(S1) 대기" 로 스위치한다. 그 후, 이러한 카운터, 타이머 및 메모리는 새로운 검출 처리를 위해 이용 가능하게 된다. 이것은, 원칙적으로, 도 13을 참조로 설명된 절차와 동일하지만, 다수회의 서명의 검출이 동시에 이루어질 수 있다는 것이 상이하다. 이것은 세그먼트 반전 계수를 갖거나 갖지 않고 이루어질 수 있다. 블록(801-811)에 관해서는 도 8 및 13의 설명을 참조로 한다. 단계(1400)에서, 타이머가 0으로 다운-카운트되는 지를 결정하여, 상관값이 선택 Yes에 따라 가산된다. 단계(1401)에서는, 타이머가 유휴(idle)이고, 즉, 새로운 서명의 검출을 위해 사용될 수 있는 것을 표시하지만, 단계(1402)에서는, 동기 시간 펄스 신호(Ts)가 발생된 후에 모든 타이머가 0으로 설정되거나 클리어된다.
상기에서는 각각의 임계값과 비교하기 전에 메모리에 값이 적재된다. 그러나, 이것은 필요 조건이 아니다. 이 절차는, 먼저 각각의 임계값을 비교하여, 비교에 따라 초과되는 임계값을 메모리에 적재만 함으로써, 보다 적은 단계를 포함할 수 있다. 이러한 절차는 또한 전력 소모가 적다.
전술된 장치 및 절차에서는, 수신 비트 스트림에서의 개별적인 비트의 샘플 링점이 고려되지 않았다. 그러나, 실제로, 각 비트는 어떤 형식을 가지며, 이러한 이유로, 샘플링은 비트 스트림의 각 비트의 중앙에서 행하는 것이 바람직하다. 상술한 상관기를 이용한 응용에서의 샘플링 시간은 공지되어 있지 않아, 비트 스트림에서의 상이한 샘플링점에 상관시키는 것이 바람직하다. 최상의 샘플링점을 결정할 시에는, 통상 수신 시퀀스를 K번(K는 보통 4 또는 16임) 오버-샘플한다. 도 5는, 상술한 바와 같이 각 비트와 1번의 상관 대신에, 각 비트(K=4)와 4번의 상관을 실행하는 상관기를 도시한다. 시간 지연 유닛(220, 221, 222, 223)은 시프트 레지스터(200)의 각 출력(202, 203, 204, 205) 간에 4중으로 되어 있고, 이것은 시퀀스의각 비트가 상관 계수(CO, C1, ..., CLS-1)와 4번 승산된다는 것을 의미한다. 도 15에 도시된 상관기가 도 3에 도시된 상관기와 같은 순차 상관기의 일부일 때, 모든 것은 고속으로 4번 실행된다. 도 15에는 새로운 시간 지연 유닛(1500)이 도시된다. 타이머 유닛(1001)내의 타이머는 비트 위상 및 샘플링 위상을 위한 상이한 시간 기준을 포함한다.
선택적으로, K개의 병렬 상관기가 상이한 샘플링점에 상관시키기 위해 사용될 수 있다. 그 후, 각 상관기는 보통의 심벌 속도로 실행된다.

Claims (22)

  1. 비동기 수신에서 공지된 디지털 시퀀스를 이용하여 심벌 시퀀스를 검출하는 방법으로서,
    a) 공지된 디지털 시퀀스를 2개 이상의 개별 세그먼트로 분할하는 단계,
    b) 상기 세그먼트와 동일한 개수의 특정 임계값을 할당하는 단계,
    c) 제 1 상관값을 획득하기 위해, 상기 수신 심벌 시퀀스와 공지된 디지털 시퀀스의 제 1 세그먼트를 상관하는 단계,
    d) 적어도 상기 값이 제 1 임계값을 초과할 시에 상기 제 1 상관값을 저장하는 단계,
    e) 제 2 세그먼트의 길이에 따라 어떤 제 1 시점을 설정하는 단계,
    f) 제 2 상관값을 획득하기 위해, 상기 제 1 시점에서 상기 수신 심벌 시퀀스와 공지된 디지털 시퀀스의 제 2 세그먼트를 상관하는 단계,
    g) 제 1 합산값을 획득하기 위해, 상기 제 2 상관값을 상기 저장된 제 1 상 관값에 가산하는 단계 및,
    h) 상기 제 1 합산값을 제 2 임계값과 비교하는 단계를 포함하여, 상기 합산 값이 상기 제 2 임계값을 초과할 때, 상기 심벌 시퀀스가 검출되었다는 표시가 획득되는 것을 특징으로 하는 심벌 시퀀스 검출 방법,
  2. 제 1 항에 있어서,
    상기 공지된 디지털 시퀀스는 2개 이상의 세그먼트로 분할되고, 상기 방법은,
    적어도 상기 값이 상기 제 2 임계값의 임계값을 초과할 때 상기 제 1 합산값 을 저장함과 동시에 단계 d)를 반복하는 단계,
    제 3 세그먼트의 길이에 따라 제 2 시점을 설정함으로써 단계 e)를 반복하는 단계,
    제 3 상관값을 획득하기 위해, 상기 제 2 시점에서 상기 제 3 세그먼트에 대해 단계 f)를 반복하는 단계,
    제 2 합산값을 획득하기 위해, 상기 제 3 상관값을 상기 제 1 합산값에 가산함으로써 단계 g)를 반복하는 단계,
    상기 제 2 합산값 및 제 3 임계값에 대해 단계 h)를 반복하는 단계 및,
    상기 디지털 시퀀스내의 분할 세그먼트 수에 대응하는 회수만큼 상기 단계d), e), f), g) 및 h)를 반복하는 단계를 더 포함하는 것을 특징으로 하는 심벌 시 퀀스 검출 방법.
  3. 제 1 항에 있어서,
    디지털 시퀀스의 최종 세그먼트가 상관될 때까지 단계 d) 내지 단계 h)를 반복하는 단계 및,
    최종 합산값이 최종 임계값을 초과할 때에 동기 시간 펄스 신호를 발생시키는 단계를 더 포함하는 것을 특징으로 하는 심벌 시퀀스 검출 방법.
  4. 제 1 항에 있어서,
    상기 공지된 디지털 시퀀스를 서로 상이한 길이의 세그먼트로 분할하는 단계및,
    각 상관 전에 새로운 상관 계수를 할당하는 단계를 더 포함하는 것을 특징으로 하는 심벌 시퀀스 검출 방법.
  5. 제 1 항에 있어서,
    상기 공지된 디지털 시퀀스를 서로 동일한 길이의 세그먼트로 분할하는 단계를 더 포함하는 것을 특징으로 하는 심벌 시퀀스 검출 방법.
  6. 제 1 항에 있어서,
    상이한 비트 패턴을 상기 세그먼트에 할당하는 단계 및,
    각 상관 전에 새로운 상관 계수를 할당하는 단계를 더 포함하는 것을 특징으로 하는 심벌 시퀀스 검출 방법.
  7. 제 5 항에 있어서,
    상기 세그먼트에 동일한 비트 패턴을 할당하는 단계를 더 포함하는 것을 특징으로 하는 심벌 시퀀스 검출 방법.
  8. 제 5 항에 있어서,
    어떤 비트 패턴을 세그먼트의 일부분에 할당하는 단계 및,
    특정 세그먼트 시퀀스를 획득하기 위해, 동일한 비트 패턴의 반전 버전을 잔여 세그먼트에 할당하는 단계를 더 포함하는 것을 특징으로 하는 심벌 시퀀스 검출방법.
  9. 제 8 항에 있어서,
    상기 세그먼트 시퀀스는 소위 최대 길이 코드인 것을 특징으로 하는 심벌 시 퀀스 검출 방법.
  10. 제 8 항에 있어서,
    상기 세그먼트 시퀀스는 소위 골드(Gold) 시퀀스인 것을 특징으로 하는 심벌 시퀀스 검출 방법.
  11. 제 8 항에 있어서,
    상기 세그먼트 시퀀스가 소위 바커(Barker) 시퀀스인 것을 특징으로 하는 심벌 시퀀스 검출 방법.
  12. 제 7 항에 있어서,
    적어도 제 1 상관값이 상기 임계값의 제 1 임계값을 초과할 때, 단계 c) 및f)에 따라 이미 상관을 개시한 심벌 시퀀스의 부분보다 나중에 수신되는 수신 심벌 시퀀스의 다른 부분에서 단계 c) 및 f)에 따라 새로운 상관을 달성하는 단계를 포함하고, 여기서 획득되는 반복된 상관값은 단계 d) 및 g)에 따라 저장 및 가산되며, 단계 e)에 따라 상기 시점을 설정한 후, 단계 h)에 따라 각각의 임계값과 비교되어, 초기에 검출된 거짓 심벌 시퀀스 후에 수신되는 실제 심벌 시퀀스에 주의가 기울여지는 것을 특징으로 하는 심벌 시퀀스 검출 방법.
  13. 제 12 항에 있어서,
    동기 시간 펄스 신호의 발생 후에 하나 이상의 타이머를 0으로 설정하는 단계를 더 포함하는 것을 특징으로 하는 심벌 시퀀스 검출 방법.
  14. 제 1 항에 있어서,
    상기 세그먼트의 비트 패턴은 소위 최대 길이 코드인 것을 특징으로 하는 심벌 시퀀스 검출 방법.
  15. 제 1 항에 있어서,
    상기 세그먼트의 비트 패턴은 소위 골드 시퀀스인 것을 특징으로 하는 심벌 시퀀스 검출 방법.
  16. 제 1 항에 있어서,
    상기 세그먼트의 비트 패턴은 소위 바커 시퀀스인 것을 특징으로 하는 심벌 시퀀스 검출 방법.
  17. 비동기 수신에서 공지된 디지털 시퀀스를 이용하여 심벌 시퀀스를 검출하는 장치로서,
    제 1 및 제 2 상관값을 획득하기 위해, 수신 심벌 시퀀스와 공지된 디지털 시퀀스의 세그먼트를 상관시키는 하나 이상의 상관기,
    적어도 상기 제 1 상관값이 제 1 임계값을 초과할 시에 상기 제 1 상관값을저장하는 하나 이상의 메모리,
    제 1 합산값을 획득하기 위해, 상기 제 2 상관값을 상기 저장된 상관값에 가산시키는 하나 이상의 가산기,
    어떤 시점을 설정하는 하나 이상의 타이머 및,
    상기 타이머를 설정하기 위해 상기 제 1 상관값을 상기 제 1 임계값을 비교하고, 상기 제 1 합산값을 제 2 임계값과 비교하는 제어 유닛을 포함하는데, 상기 제 1 합산값이 상기 제 2 임계값을 초과할 때, 상기 심벌 시퀀스가 검출되었다는 표시를 획득하는 것을 특징으로 하는 심벌 시퀀스 검출 장치.
  18. 제 17 항에 있어서,
    상기 상관기는, 제 3 및 제 4 상관값을 획득하기 위해, 상기 제 1 및 제 2 상관값이 획득된 후에 수신 심벌 시퀀스와 공지된 디지털 시퀀스의 세그먼트를 상관시키고,
    적어도 합산값이 상기 임계값을 초과할 때, 상기 메모리는 상기 상관값의 합 산값을 저장하며,
    상기 가산기는, 상기 메모리에 저장되는 새로운 합산값을 획득하기 위해, 상기 상관값을 상기 저장된 합산값에 가산시키고,
    하나 이상의 타이머는 어떤 시점을 설정하기 위해 포함되고,
    상기 장치는, 상기 타이머를 설정하여, 상기 새로운 합산값을 상기 임계값과비교하는 제어 유닛을 포함하고, 각각의 합산값이 상기 임계값을 초과할 때에 획득되는 상기 심볼 시퀀스가 검출되었음을 표시하는 것을 특징으로 하는 심벌 시퀀스검출 장치.
  19. 제 18 항에 있어서,
    상기 제어 유닛은 각 상관 전에 새로운 상관 계수를 할당하는 것을 특징으로 하는 심벌 시퀀스 검출 장치.
  20. 제 17 항에 있어서,
    세그먼트 상관기를 획득하기 위해, 상기 상관값을 특정 계수와 승산하는 승 산기를 더 포함하는 것을 특징으로 하는 심벌 시퀀스 검출 장치.
  21. 제 17 항에 있어서,
    가산기-메모리-승산기 유닛 및 타이머 유닛은 심벌 시퀀스의 동시 상관을 지원하고, 상기 장치는 제어 유닛에 의해 제공되는 어드레스가 활동 유닛의 선택을 제어하도록 배치되는 어드레스 버스를 포함하는 것을 특징으로 하는 심벌 시퀀스 검출 장치.
  22. 제 21 항에 있어서,
    기능 유닛은 심벌 시퀀스가 검출되었을 때 타이머 유닛내의 하나 이상의 타이머를 0으로 설정하는 것을 특징으로 하는 심벌 시퀀스 검출 장치.
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* Cited by examiner, † Cited by third party
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US5428647A (en) * 1992-12-07 1995-06-27 Motorola, Inc. Method and apparatus for synchronizing a received signal in a digital radio communication system

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