DE2517481B2

DE2517481B2 - Verfahren zur verkuerzung der synchronisierzeit in zeitmultiplexsystemen, insbesondere datenmultiplexsystemen

Info

Publication number: DE2517481B2
Application number: DE19752517481
Authority: DE
Inventors: Willy Dipl.-lng.; Hessenmüller Horst Dipl.-Ing.; 6100 Darmstadt Bartel
Original assignee: Siemens AG, 1000 Berlin u. 8000 München; Te Ka De Feiten & Guilleaume Fernmeldeanlagen GmbH, 8500 Nürnberg
Priority date: 1975-04-19
Filing date: 1975-04-19
Publication date: 1977-11-03
Also published as: DE2517481C3; DE2517481A1

Description

Es ist innerhalb des C.C.I.T.T. von der französischen Verwaltung der Vorschlag eingebracht worden, die bisher lediglich für Bitfehlerratenmessungen verwendeten quasistatistischen Zufallssignalfolgen zur Synchronisierung der Endgräte einer im Zeitvielfach betriebenen Datenübertragungsstrecke zu übernehmen. Dazu soll die quasistatistische Zufallssignalfolge in den zu übertragenden Multiplexbitstrom derart eingefügt werden, daß nur jedes n-te Bit zu dieser Folge gehört, also jedes Bit dieser Quasizufallssignalfolge in aequidistanten Abständen bitweise in die Nachricht eingefügt wird (C.Cl.T.T.-Dokument COM VIl, Nr. 68, vom Januar 74).

Die Verwendung quasistatistischer Zufallssignalfolgen zur Messung von Fehlerraten auf digitalen Übertragungswegen ist ein bekanntes Verfahren. Geräte, die auf diesem Prinzip beruhen, sind seit einiger Zeit allgemein verfügbar und werden kommerziell eingesetzt. Die im Sender mit Hilfe eines rückgekoppelten Schieberegisters erzeugte Zufallssignalfolge wird dabei im Empfänger durch ein gleichartig aufgebautes Schieberegister fehlerfrei generiert. Zur Synchronisierung des Empfangsregisters mit der empfangenen Zufallssignalfolge werden k Bits benötigt, wenn die Schieberegister k Stufen enthalten. Wurden sämtliche k Bits während des Synchronisiervorganges fehlerfrei zum Empfänger übertragen, so kann die Prüfung auf Bitfehler bereits nach k Bits durch Umschalten des im Empfänger vorhandenen Schieberegisters von Empfang auf Erzeugung der Zufallssignalfolge beginnen.

Bestehen aber die empfangenen Informationen nicht — wie bei der Bitfehlerratenmessung — ausschließlich aus einer klar definierten quasistatistischen Zufallssignalfolge, sondern gehört — gemäß dem Vorschlag der franz. Verwaltung — nur jedes n-te Bit zu dieser Folge, so gestaltet sich die Suche nach dieser Zufallssignalfolge unter Umständen zu einem umständlichen und langwierigen Prozeß. Auf die vorher beschriebene Empfangsphase, in der das Empfangsschieberegister mit k Bits jeweils im Abstand von η Bits gefüllt wird, folgt eine Prüfphase, in der weitere ρ Bits aus dem empfangenen Datenstrom wieder jeweils im Abstand von /7-Bits mit der im Empfänger selbst erzeugten Zufallssignalfolge verglichen werden. 1st das Ergebnis dieses Vergleichs innerhalb der ρ Bits an irgendeiner Stelle negativ, so kann man annehmen, daß die voher empfangenen k Bits der quasistatistischen Zufallssignalfolge nicht angehören. In diesem Falle muß das Empfangsschieberegister erneut mit k Bits gefüllt werden, die jedoch gegenüber den im ersten Versuch entnommenen n-ten Bits eine veränderte Phasenlage haben. Auf diese Empfangsphase folgt wie im ersten Falle eine Prüfphase, die bei negativem Ergebnis erneut abgebrochen wird.

Im Mittel kommt es dabei zu

Suchläufen mit ebensovielen anschließenden mehr oder wenigerlangen Prüfphasen.

Cs kann außerdem nicht mit Sicherheit ausgeschlossen werden, daß das quasistatistische Muster für die Dauer der Empfangs- und Pri'./phase im gerade entnommenen und zu prüfenden Datenstrom zufällig vorgetäuscht wird. In diesem Falle würde der Daten- s strom zu früh als synchronisiert betrachtet, wodurch im Demultiplexer eine fehlerhafte Zuordnung der Daten vorgenommen würde und nach Erkennen der Fehlsynchronisierung die Suche nach der richtigen Zufallssignalfolge erneut aufgenommen werden müßte. _!O

Wird angenommen, daß während der Synchronisierzeit keine Bitfehler im Datenstrom auftreten, so kann mit einer Wahrscheinlichkeit von

angenommen werden, daß nach maximal (n— 1) Füll- und Prüfphasen die »Kanalgrenzen« gefunden werden. Die Unsicherheit von

ist darauf zurückzuführen, daß ein mit k Bits gefülltes Register in der Prüfphase gerade eine solche Zufallssignalfolge erzeugt, daß die folgenden ρ B^;ts mit den empfangenen Datenbits; übereinstimmen.

Die vorliegende Erfindung stellt sich nun die Aufgabe:

1. die benötigte Synchronisierzeit mit vertretbarem Aufwand zu reduzieren und

2. die richtige Synchronisierung trotz möglicher Vortäuschungen zu gewährleisten.

Die Erfindung betrifft also ein Verfahren zur Verkürzung der Synchronisierzeit in Zeitmultiplexsystemen, insbesondere Datenmultiplexsystemen, bei denen die Rahmensynchronisierung durch eine sendeseitig in den zu übertragenden Datenstrom bitweise im Abstand von jeweils η Taktperioden des Datentaktes eingefügte, in einem ^-stufigen Zufallsgenerator erzeugte quasistatistische Zufallssignalfolge hergestellt wird, die empfangsseitig zunächst gespeichert wird (Füllphase) und darauf zum Vergleich (Prüfphase) mit der nachfolgend empfangenen, im störungsfreien Synchronbetrieb identischen quasistatistischen Zufallssignalfolge dort selbst 4s erzeugt wird.

Bei diesem Verfahren wird die oben dargestellte Aufgabe dadurch gelöst, daß zunächst aus dem empfangenen Datenstrom der Signalinhalt von jeweils k Bits im Abstand von η Taktperiaden, um jeweils eine Taktperiode versetzt, nacheinander in η Empfangsschaltungen eingespeichert wird, daß danach alle Empfangsschaltungen gemeinsam auf Eigenerzeugung der in sie eingelesenen Signalfolgen umgeschaltet werden und daß während der folgenden ρ Prüftakte so lange ein ss Vergleich aller eigenerzeugten Signalfolgen mit dem Signalinhalt der entsprechenden Taktperioden der ankommenden Datenfolge durchgeführt wird, bis als Kriterium für den Synchronbetrieb nur eine der eigenerzeugten Signalfolgen mit der empfangenen do quasistatistischen Zufallssignalfolge übereinstimmt.

Der Durchlauf wird also dadurch erheblich verkürzt, daß ;; ErnpfangsschaHungen, nur jeweils um einen Takt des Datenstromes versetzt, mit Füllphase und anschließender Prüfphase beginnen. (15

Dieses Verfahren und eine Schaltungsanordnung zu dessen Durchführung werden anhand eines Blockschaltbildes näher erläutert.

Die empfangenen Daten D stehen an η Eingangsflipflops D\ bis D_n parallel an. Alle π Umschalter Lh bis U_n stehen zu Beginn eines Suchlaufs in Stellung 2. Zwei Zähler C und E sowie η Ausgangjflipflops FFi bis FF_n sind von einer zusätzlichen Einrichtung H aus rückgesetzt worden. Der Datemakt DT wird im Taktverteiler Γ durch η dividiert. Dieser gibt nTatkte r, bis t„ ab, die jeweils um eine Periode des Datentaktes DT zueinander verschoben sind. Mit diesen Takten werden nun η Schieberegister Fi bis F_n gefüllt. Nach k+ 1 Perioden des Taktes t„ sind alle Register gefüllt. Gleichzeitig hat der Zähler C bis k+\ gezählt, sperrt seinen Eingang über einen Inverter 1\ und legt alle Umschalter U\ bis U_n in Stellung 1. Während der nun folgenden ρ Prüftakte, die mit dem Zähler E gezählt werden (der Zähler Chat über ein Tor T_pden Eingang des Zählers £ geöffnet), werden in π Vergleichern Cl bis G_n die in den Schieberegistern generierten Folgen mit der empfangenen Datenfolge verglichen. Unterstellt man zunächst, daß die Synchronisierfolge im Datenstrom nicht simuliert wird, so ist während der Prüftakte an allen außer einem Vergleicher mindestens einmal eine Eins aufgetreten. Diese »Eins«-Impulse bringen über π von der Einrichtung H aus vorbereitete Tore T bis T_n alle Ausgangsflipflops FF^ bis FF_n mit Ausnahme desjenigen in die andere Lage, das demjenigen Vergleicher zugeordnet ist, an dem keine Eins auftrat. Nach Ende der Prüfphase werden η Ausgangstore 5Ti bis ST_n durch den Zähler £ vorbereitet, aber nur das zum Takt tsync. des synchronisierenden Musters — der Synchronisierfolge — gehörige Ausgangstor wird durch das betreffende Ausgangsflipflop FF. geöffnet. Der Synchrontakt tsync. kann am Ausgang eines Odertores O₁ abgenommen werden. Das Auftreten dieses Synchrontaktes ist für die Einrichtung ,Wdas Signal, daß der Synchronismus gefunden wurde: Die Tore T) bis T_n werden gesperrt. Über das zum Synchrontakt tsync. gehörige Tor FT.. erhält die Einrichtung H laufend das Ergebnis des Vergleichs zwischen der im Empfänger generierten und der empfangenen Zufallssignalfolge. Wird ein etwaiger Verlust des Synchronismus mit hinreichender Sicherheit in der Einrichtung H festgestellt, so beginnt ein neuer Suchlauf.

Der geschilderte Synchronisiervorgang ereignet sich für den Fall, daß während Füll- und Prüfphase in keiner der η Schaltungen eine Synchronisierfolge vorgetäuscht wird. Mit einer bestimmten Wahrscheinlichkeit kommt dies aber vor. Es stehen dann zwei oder mehr Ausgangsflipflops FF.. im rückgesetzten Zustand. Eine Identifikationsschaltung /5 erkennt dies. Sie gibt über ihren Ausgang SFdie Ausgangstore 571 bis S7"„erst frei, wenn nach weiteren Prüftakten sich nur noch ein einziges Ausgangsflipflop FF.. im rückgesetzten Zustand befindet. Im Gegensatz zum Stand der Technik braucht bei Vortäuschung der Synchronisierfolge kein neuer Suchlauf angeregt zu werden. Es genügt eine Verlängerung der Prüfphase um einen oder mehrere Takte. Sofern im Datenstrom keine Vortäuschung der Synchronisierfolge vorkommt, beträgt die Synchronisierzeit

IS = (Jc + P)-Il- [sj .

(f = Datengeschwindigkeit [bit/s]).

Hierzu 1 Blatt Zeichnungen

Claims

Patentansprüche:

1. Verfahren zur Verkürzung der Synchronisierzeit in Zeitmultiplexsystemen, insbesondere Datenmultiplexsystemen, bei denen die Rahmensynchronisierung durch eine sendeseitig in den zu übertragenden Datenstrom bitweise im Abstand von jeweils η Taktperioden des Datentaktes eingefügte, in einem /c-stufigen Zufallsgenerator erzeugte quasistatistisehe Zufallssignalfolge hergestellt wird, die empfangsseitig zunächst gespeichert wird (Füllphase) und darauf zum Vergleich (Prüfphase) mit der nachfolgend empfangenen, im störungsfreien Synchronbetrieb identischen quasistatistischer; Zufallssignalfolge dort selbst erzeugt wird, dadurch gekennzeichnet, daß zunächst aus dem empfangenen Datenstrom der Signalinhalt von jeweils k Bits des Datentaktes im Abstand von η Taktperioden, um jeweils eine Taktperiode versetzt, nacheinander in η Empfangsschaltungen eingespeichert wird, daß danach alle Empfangsschaltungen gemeinsam auf Eigenerzeugung der in sie eingelesenen Signalfolgen umgeschaltet werden und daß während der folgenden ρ Prüftakte so lange ein Vergleich aller eigenerzeugten Signalfolgen mit dem Signalinhalt der entsprechenden Taktperioden der ankommenden Datenfolge durchgeführt wird, bis als Kriterium für den Snchronbetrieb nur eine der eigenerzeugten Signalfolgen mit der empfangenen quasistatistischen Zufallssignalfolge übereinstimmt.

2. Schaltungsanordnung zur Durchführung des Verfahrens nach Anspruch 1, dadurch gekennzeichnet, daß π Empfangsschaltungen vorgesehen sind, die aus je einem λ-stufigen, über je einen Umschalter (U\ ... U_n) vom Einspeichern (Füllphase) auf Eigenerzeugung (Prüfphase) durch Schließen der Rückkopplungsschleife umschaltbaren Jt-stufigen rückkoppelbaren Schieberegister (Fi ... F_n), aus je einem mit seinem ersten Eingang über je ein Eingangsflipflop (D_x ... D_n) am ankommenden Datenstrom (D) liegenden Vergleicher (G_x ... G_n), aus je einem mit dem Ausgang des Vergleichers über ein Tor (T_x ... T_n) verbundenes Ausgangsflipflop (FF_x ... FF_n) mit einem nachgeschalteten weiteren Tor (FT\... FT_n) und aus einem Ausgangstor (STi... ST_n) bestehen, die mit den Takteingängen der Schieberegister und der Eingangsflipflops an η um je eine Taktperiode des Datentaktes (DT) versetzten, durch /7-fache Unterteilung aus diesem Datentakt (DT) gewonnenen Takten (U... fliegen,

3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß ein (7c+l)-fach unterteilender Zähler (C) vorgesehen ist, der nach k Perioden des Taktes t„ das Umschalten aller Empfangsschaltungen von der Füll- auf die Prüfphase veranlaßt.

4. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß ein weiterer p-fach unterteilender Zähler (E) zum Zählen der Prüfphasen vorgesehen ist.

5. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß eine an alle Ausgangsflipflops (FFi bis FF_n) angeschlossene Identifikationsschaltung (IS) vorgesehen ist, welche die nachgcschalteten Ausgangstore (ST\ ... ST_n) der Empfangsschaltungen erst dann freigibt, wenn sich nur ein einziges Ausgangsflipflop im rückgesetzten Zustand befindet.

6. Schaltungsanordnung nach Anspruch 2, dadurch

gekennzeichnet, daß eine an alle Empfangsschaliungen angeschlossene zentrale Einrichtung (H) vorgesehen ist, welche nach Beendigung der Prüfphase die beiden Zähler CC und E) sowie die Ausgangsflipflops (FFs ... FF_n) rücksetzt, die Tore (T_x ... T_n; der Empfangsschaltung sperrt und bei Verlust des Synchronismus einen neuen Suchlauf einleitet.