DE2517481A1 - Verfahren zur verkuerzung der synchronisierzeit in zeitmultiplexsystemen, insbesondere datenmultiplexsystemen - Google Patents

Description

• Verfahren zur Verkürzung der Synchronisierzeit in Zeitmultiplexsystemen, insbesondere Datenmultiplexsystemen.
• Es ist innerhalb des C.C.I.T.T. von der französischen Verwaltung der Vorschlag eingebracht worden, die bisher lediglich für Bitfehlerratenmessungen verwendeten quæistatistischen Zufallssignalfolgen zur Synchronisierung der Endgerät einer im Zeitvielfach betriebenen Datenübertragungsstrecke zu übernehmen. Dazu 8011 die quasistatistische Zufallssignalfolge in den zu übertragenden Multiplexbitstrom derart eingefügt werden, daß nur jedes n-te Bit zu dieser Folge gehört, also jedes Bit dieser Quasizufallssignalfolge in aequidistanten Abständen bitweise in die Nachricht eingefügt wird. (C.C.I.T.T.-DokumenG COM VII Nr. 68 vom Januar 74).
• Die Verwendung quasistatistischer Zufallssignalfolgen zur essung von ehlerraten auf digitalen Ubertragungswegen ist ein bekanntes Verfahren. Geräte, die auf diesem Prinzip beruhen, sind seit einiger Zeit allgemein verfügbar und werden kommerziell eingesetzt. Die im Sender mit Hilfe eines rückgekoppelten Schieberegisters erzeugte Zufallssignalfolge wird dabei im Empfänger durch ein gleichartig aufgebautes Schieberegister fehlerfrei generiert. Zur Synchronisierung des Empfangsregi stere mit der empfangenen Zufallssignalfolge werden k bit benötigt, wenn die Schieberegister k Stufen enthalten. Wurden sämtliche k bit während des Synchronisiervorgangs fehlerfrei zum Empfänger übertragen, so kann die Prüfung auf Bitfehler bereits nach k bit durch Umschalten des im Empfänger vorhandenen Schieberegisters von Empfang auf Erzeugung der Zufallssignalfolge beginnen.
• Bestehen aber die empfangenen Informationen nicht - wie bei der Bitfehlerratenv essung - ausschließlich aus einer klar definieten quasistatistischen Zufallssignalfolge, sondem gehört - gemäß dem Vorschlag der franz. Verwaltung - nur jedes n-te Bit zu dieser Folge, so gestaltet sich die Suche nach dieser Zufallssignalfolge unter Umständen zu einem umständlichen und langwierigen Prozeß. Auf die vorher beschriebene Empfangsphase, in der das Empfangsschieberegister mit k bit jeweils im Abstand von n Bits gefüllt wird, folgt eine Prüfphase, in der weitere p Bits aus dem empfangenen Datenstrom wieder jeweils im Abstand von n Bits mit der im Empfänger selbst erzeugten Zufallssignalfolge verglichen werden. Ist das Ergebnis dieses Vergleichs innerhalb der p Bits an irgend einer Stelle negativ, so kann man annehmen, daß die vorher empfangenen k Bits der quasistatistischen Zufallssignalfolge nicht angehören. In diesem Falle muß das Empfangsschieberegister erneut mit k Bits gefüllt werden, die jedoch gegenüber den im ersten Versuch entnommenen n-ten Bits eine veränderte Phasenlage haben. Auf diese Empfangsphase folgt wie im ersten Falle eine Prüfphase, die bei negativem Ergebnis erneut abgebrochen wird.
• Im Mittel kommt es dabei zu --y-- Suchläufen mit ebensovielen 2 anschließenden mehr oder weniger langen trüfphasen.
• Es kann außerdem nicht mit sicherheit ausgeschlossen werden, daß das quasistatistische Muster für die Dauer der Empfangs-und Prüfphase im gerade entnommenen und zu prüfenden Datenstrom zufällig vorgetäuscht wird. In diesem Falle würde der Datenstrom zu früh als synchronisiert betrachtet, wodurch im Demultiplexer eine fehlerhafte Zuordnung der Daten vorgenommen würde und nach Erkennen der Fehlsynchronisierung die Suche nach der richtigen Zufallssignalfolge erneut aufgenommen werden müßte.
• Wird angenommen, daß während der Synchronisierzeit keine Bitfehler im Datenstrom auftreten, so kann mit einer Wahrscheinlichkeit von angenommen werden, daß nach maximal (n - 1) Füll- und Prüfphasen die "Kanalgrenzen" gefunden werden.
• Die Unsicherheit von ist darauf zurückzuführen, daß ein mit k Bits gefülltes Register in der Früfphase gerade eine solche Zufallssignalfolge erzeugt, daß die folgenden p Bits mit den empfangenen Datenbits übereinstimmen.
• Die vorliegende Erfindung stellt sich nun die Aufgabe: 1. die benötigte Synchronisierzeit mit vertretbarem Aufwand zu reduzieren und 2. die richtige Synchronisierung trotz möglicher Vortäuschungen zu gewährleisten.
• Die Erfindung betrifft also ein Verfahren zur Verkürzung der Synchronisierzeit in Zeitmultiplexsystemen, insbesondere Datenmultiplexsystemen, bei denen die Ltahmensynchronisierung durch eine sendeseitig in den zu übertragenden Datenstrom bitweise im Abstand von jeweils n Taktperioden des Datentaktes eingefügte, in einem k-stufigen Zufallsgenerator erzeugte quasistatistische Zufallssignalfolge hergestellt wird, die empfangsseitig zunächst gespeichert wird (llphase) und darauf zum Vergleich (Prüfphase) mit dernachfolgend empfangenen'im störungsfreien Synchronbetrieb identischen quasistatistischen Zufallssignalfolge dort selbst erzeugt wird.
• Bei diesem Verfahren wird die oben dargestellte Aufgabe dadurch selbst. daß zunächst aus dem emnfanrenen Datenstrom der k Bit Signalinhalt von jeweilRYI-m Abstand von n Taktperioden, um jeweils eine Taktperiode versetzt, nacheinander in n Empfangsschaltungen eingespeichert wird, daß danach alle Empfangsschaltungen gemeinsam auf Eigenerzeugung der in sie eingelesenen Signalfolgen umgeschaltet werden und daß während der folgenden p Prüftakte solange ein Vergleich aller eigenerzeugten Signalfolgen mit dem Signalinhalt der entsprechenden Taktperioden der ankommenden Datenfolge durchgeführt wird, bis als Kriterium für den Synchronbetrieb nur eine der eigenerzeugten dignalfolgen mit der empfangenen quasistatistischen Zufallssignalfolge übereinstimmt.
• Der Durchlauf wird also dadurch erheblich verkürzt, daß n Empfangs schaltungen, nur jeweils um einen Takt des Datenstromes versetzt, mit Füllphase und anschließender srüfphase beginnen.
• Dieses Verfahren und eine Schaltungsanordnung zu dessen Durchführung werden anhand eines Blockschaltbildes näher erläutert.
• Die empfangenen Daten D stehen an n Eingangs flipflops D1 bis Dn parallel an. Alle n Umschalter U1 bis Un stehen zu Beginn eines Suchlaufs in Stellung 2. Zwei Zähler C und n, sowie n Ausgangsflipflops FF1 bis F?n sind von einer zusätzlichen Sinrichtung H aus rückgesetzt worden. Der Datentakt DT wird im Taktverteiler T durch n dividiert. Dieser gibt n Takte tl bis tn ab, die jeweils um eine Periode des Datentaktes DT zueinander verschoben sind. Mit diesen Takten werden nun n Schieberegister Pl bis Pn gefüllt. Nach k + 1 Perioden des Taktes tn sind alle Register gefüllt. Gleichzeitig hat der Zähler C bis k + 1 gezählt, sperrt seinen Eingang über einen Inverter Ii und legt alle Umschalter U1 bis Un in Stellung 1. Während der nun folgenden p Prüftakte, die mit dem Zähler E gez1t werden (der Zähler C hat über ein Tor Tp den Eingang des Zählers E geöffnet), werden in n Vergleichern G1 bis Gn die in den Schieberegistern generierten Polgen mit der empfangenen Datenfolge verglichen. Unterstellt man zunächst, daß die oynchronisierfolge im Datenstrom nicht simuliert wird, so ist während der p Prüftakte an allen außer einem Vergleicher mindestens einmal eine Eins aufgetreten. Diese Eins "Eins"-Impulse bringen über n von der Einrichtung H aus vorbereitete Tore T1 bis Tn alle Ausgangsflipflops J?i bis FEn mit Ausnahme desjenigen in die tandem Lage, das demjenigen Vergleicher zugeordnet ist, an dem keine Eins auftrat. Nach Ende der Prüfphase werden n Ausgangstore ST1 bis oTn durch den Zähler E vorbereitet, aber nur das zum Takt tsync. des synchronisierenden musters - der Synchronisierfolge -gehörige Ausgangs tor wird durch den betreffenden Äusgangsflipflop PF.. geöffnet. Der Synchrontakt tsync. kann am Ausgang eines Odertores 01 abgenommen werden. Das Auftreten dieses Synchrontaktes ist für die Einrichtung H das Signal, daß der Synchronismus gefunden wurde: Die Tore T1 bis Tn werden gesperrt. huber das zum Synchrontakt tsync.gehörige Tor FT.
• erhält die Einrichtung H laufend das Ergebnis des Vergleichs zwischen der im Empfänger generierten und der empfangenen Zufallssignalfolge. Wird ein etwaiger Verlust des Synchronismus mit hinreichender Sicherheit in der Einrichtung H festgestellt, so beginnt ein neuer suchlauf.
• Der geschilderte Synchronisiervorgang ereignet sich für den Fall, daß während Füll- und irüfphase in keiner der n Schaltungen eine Synchronisierfolge vorgetäuscht wird. Mit einer bestimmten siahrscheinlichkeit kommt dies aber vor. Es stehen dann zwei oder mehr Ausgangsflipflops FF.. im rückgesetzten Zustand. Eine Identifikationsschaltung IS erkennt dies. Sie gibt über ihren Ausgang SF die Ausgangs tore ST1 bis STn erst frei, wenn nach weiteren Prüftakten sich nur noch ein einziges Ausgangsflipflop FF.. im rückgesetzten Zustand befindet.
• Im Gegensatz zum stand der Technik braucht bei Vortäuschung zuder bynchronlslertolge kein neuer Suchlauf angeregt # werden.
• Es genügt eine Verlängerung der Prüfphase um einen oder mehrere Takte. Sofern im Datenstrom keine Vortäuschung der Bynchronisierfolge vorkommt, beträgt die Synchronisierzeit ts = (k + p) n/v [s].
• v= Datengeschwindigkeit [bit/s ].

Claims (6)

Patentansprüche

1. Verfahren zur Verkürzung der Synchronisierzeit in Zeit-¼ I multiplexsystemen, insbesondere Datenmultiplexsystemen, bei denen die Rahmensynchronisierung durch eine sendeseitig in den zu übertragenden Datenstrom bitweise im Abstand von jeweils n Taktperioden des Datentaktes eingefügte, in einem k-stufigen Zufallsgenerator erzeugte quasistatistische Zufallssignalfolge hergestellt wird, die empfangsseitig zunächst gespeichert wird (FUllphase) und darauf zum Vergleich (Prüfphase) mit der nachfolgend empfangenen, im störungsfreien Synchronbetrieb identischen quasistatistischen Zufallasignalfolge dort selbst erzeugt wird, d a d u r c h g e k e n n z e i c h -n e t , daß zunächst aus dem empfangenen Datenstrom der Signalinhalt von jeweils k Bit des Datentaktes im Abstand von n Taktperioden, um jeweils ein Taktperiode versetzt, nacheinander in n impfangsschaltungen eingespeichert wird,daß danach alle Empfangsschaltungen gemeinsam auf Eigenerzeugung der in sie eingelesenen Signalfolgen umgeschaltet werden und daß während der folgenden p Prüftakte solange ein Vergleich aller eigenerzeugten Signalfolgen mit dem Signalinhalt der entsprechenden Taktperioden der ankommenden Datenfolge durchgeführt wird, bis als Kriterium für den Synchronbetrieb nur eine der eigenerzeugten Signalfolgen mit der empfangenen quasistatistischen Zufailseignalfolge übereinstimmt.

2e Schaltungsanordnung zur Durchführung des Verfahrens nach Anspruch 1, dadurch gekennzeichnet, daß n Emy,fangsschaltungen vorgesehen sind, die aus je einem k-stufigen, über je einen Umschalter ( ... Un) vom Einspeichern (Füllphase) auf Eigenerzeugung (Prüfphase) durch Schließen der RUckkopplungsschleife umschaltbaren k-stufigen rückkoptelbaren Schieberegister (F1 ... Fn)>aus je einem mit seinem ersten Eingang über je einen Eingangsflipflop (D1 ... Dn) am ankommenden Datenstrom (D) liegenden Vergleicher (G1 ... Gn), aus je einem mit dem Ausgang des Vergleichers über ein Tor (T1 ... Tn) verbundenen Ausgangsflipflop tF1 ... FFn) mit einem nachgeschalteten weiteren Tor (FT1 ... FTn) und aus einem Ausgangstor (ST1 ... STn) bestehen, die mit den Takteingängen der Schieberegister und der Eingangsflipflops an n um je eine Taktperiode des Datentaktes (DT) versetzten, durch n--fache Unterteilung aus diesem Datentakt (DT) gewonnenen Takten (tl ... tn) liegen.

3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß ein (k + 1)-fach unterteilender Zahler (C) vorgesehen ist, der nach k Perioden des Taktes tn das Umschalten aller Empfangs schaltungen von der Füll- auf die Prüfphase veranlaßt.

4. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß ein weiterer p-fach unterteilender Zähler (E) zum Zählen der Prüfphasen vorgesehen ist.

5. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß eine an alle Ausgangsflipflops (FF1 bis F?n) angeschlossene Identifikationsschaltung (is) vorgesehen ist, welche die nachgeschalteten Ausgangstore (ST1 ... STn) der Empfangsschaltungen erst dann freigibt, wenn sich nur ein einziges Ausgangsflipflop im rückgesetzten Zustand befindet.

6. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß eine an alle Empfangsschaltungen angeschlossene zentrale tinrichtung (H) vorgesehen ist, welche nach Beendigung der Irüfphase die beiden Zähler (C und E) sowie die Ausgangsflipflops (FF1 ... FFn) rücksetzt, die Tore (T1 ... Tn) der zmpfangsschaltung sperrt und bei Verlust des bynchronismus einen neuen Suchlauf einleitet.

L e e r s e i t e