DE3342638C2 - - Google Patents

Description

Die Erfindung bezieht sich auf ein Verfahren gemäß dem Oberbegriff des Patentanspruchs 1 (DE-Gesamtkatalog Wandel & Goltermann, "Elektronische Präzisionsmeßgeräte", Ausgabe 1981, Seiten 503 bis 512).

Bei der Übertragung von digitalen Signalen über Lichtwellenleiter - im folgenden kurz "LWL" genannt - können Bitfehler beispielsweise dann entstehen, wenn der Sendepegel zu niedrig ist, wenn der sendende Laser defekt ist, wenn die Leitungsdämpfung zu hoch ist oder wenn die Empfängerseite nicht empfindlich genug ist. Nach der DE-Z "telcom report 2 (1979)", Beiheft "Digitale Übertragungstechnik", Seiten 165 bis 170, ist die Bestimmung der Bitfehlerrate eine Methode zur Qualitätsbeurteilung einer Übertragungsstrecke. Für eine einwandfreie Übertragung werden definitionsgemäß maximale Bitfehlerraten zugelassen, die nicht überschritten werden dürfen. So kann beispielsweise eine Bitfehlerrate von 10^-10 noch zugelassen werden, ohne daß eine Verfälschung der übertragenen Information befürchtet werden muß. Erst bei einer Bitfehlerrate von 10^-3 werden die Informationen so verfälscht, daß die Übertragung nicht mehr zulässig ist. Bei einer solchen Bitfehlerrate wird die Strecke entweder abgeschaltet, oder es wird für die fehlerhafte Strecke auf ein Ersatzsignal umgeschaltet, damit die folgenden Streckenabschnitte weiter betrieben werden können.

Zur Feststellung der Bitfehlerrate werden die übertragenen Informationen überwacht und die Fehler werden mit speziellen Geräten gezählt. Hierzu sind beispielsweise die beiden folgenden Verfahren bekannt:

Bei dem ersten in dem eingangs erwähnten DE-Gesamtkatalog beschriebenen Verfahren wird mit sogenannten Paritätsbits gearbeitet. Dabei werden mehrere Datenbits in einem Datenwort zusammengefaßt, das entweder parallel oder seriell übertragen wird. Es kann gerade oder ungerade Parität vereinbart werden. Bei der geraden Parität wird das hinzugefügte Paritätsbit auf Null gesetzt, wenn die Zahl der Einsen im Datenwort gerade ist. Es wird auf Eins gesetzt, wenn sie ungerade ist. Dadurch ist die Gesamtzahl der übertragenen Einsen in einem Datenwort einschließlich Paritätsbit immer gerade. Bei der ungeraden Parität ist es umgekehrt. Auf der Empfängerseite wird das Paritätsbit auf dieselbe Weise aus den Datenbits berechnet und mit dem übertragenen Paritätsbit verglichen. Wenn sich ein Unterschied ergibt, dann liegt ein Übertragungsfehler vor. Auf diese Weise läßt sich jeder Einzelfehler erkennen. Sind mehrere Bits gestört, kann eine ungerade Fehlerzahl erkannt werden, eine gerade hingegen nicht. Der schaltungstechnische Aufwand sowie der Energieverbrauch sind bei diesem Verfahren außerdem hoch, was insbesondere dann gilt, wenn die Überwachung bei hohen Übertragungsgeschwindigkeiten der Datenströme erfolgen soll.

Bei dem zweiten, aus der Praxis bekannten Verfahren werden binäre Blockcodes verwendet. Bei diesem Verfahren wird das Eingangssignal in Blöcke zu n Bits unterteilt, denen jeweils ein Block aus (n + 1) Zeichen zugeordnet wird. Statt der n Zeichen müssen nun in derselben Zeiteinheit (n + 1) Zeichen übertragen werden, so daß sich die Zeichengeschwindigkeit des Leitungssignals gegenüber dem Eingangssignal um den Frequenz-Faktor (n + 1)/n erhöht. Ein bei diesem Verfahren verwendeter Code mit relativ gutem Wirkungsgrad ist der sogenannte 5B6B- Code. Nach der Auswahl des Code müssen den 2⁵ möglichen Wörtern mit 5 Bit geeignete Wörter mit jeweils 6 Zeichen zugeordnet werden. Es läßt sich ein aus zwei Moden bestehendes Codealphabet bilden. Der positive Mode enthält nur ausgewogene und positive Wörter, wobei die Anzahl der Einsen im Wort größer als die Anzahl der Nullen ist, während der negative Mode lediglich ausgewogene und negative Wörter enthält, wobei die Anzahl der Nullen größer als die Anzahl der Einsen ist. Die gewünschte Blockstruktur muß bei diesem Verfahren als Codealphabet in einem Festwertspeicher (ROM) abgelegt werden, so daß auch hier der schaltungstechnische Aufwand und der Energieverbrauch hoch sind, insbesondere bei hohen Übertragungsgeschwindigkeiten. Außerdem führen die aufgetretenen Fehler zu einer falschen Dekodierung im nachfolgenden ROM, so daß sich eine Fehlervervielfachung ergibt.

Der Erfindung liegt die Aufgabe zugrunde, den schaltungstechnischen Aufwand bei der Fehlerüberwachung von digitalen LWL-Übertragungsstrecken zu vereinfachen.

Diese Aufgabe wird entsprechend den kennzeichnenden Merkmalen des Patentanspruchs 1 gelöst.

Die Überwachung einer digitalen Datenstrecke wird mit diesem Verfahren dadurch vereinfacht, daß jedem Datenwort nur ein Prüfbit zugegeben wird, das ohne sonstigen Bezug zur über­ tragenen Information nur zum Prüfen da ist. Die Prüfbits werden in den einzelnen Datenwörtern immer an der gleichen Stelle ein­ gefügt. Sie wechseln ihren Zustand beliebig, beispielsweise alternierend, wobei nur sichergestellt sein soll, daß beide binären Informationen insgesamt in gleicher Anzahl vorhanden sind, da der zu überwachende Datenstrom aus bekannten Gründen (z. B. Taktrückgewinnung) ebenfalls, beispielsweise durch Scrambling, eine 50%ige Verteilung der beiden binären Zustände (LOW und HIGH) aufweisen soll. Auf der Empfängerseite wird das Prüfbit durch Vergleich mit dem dort auf gleiche Weise er­ zeugten Prüfbit auf seinen richtigen Zustand überprüft, und es wird daraus auf den Zustand der gesamten Information rückge­ schlossen.

Die Erfindung geht von der Erkenntnis aus, daß die durch Ver­ fälschung der Binärinformation bedingten Bitfehler nicht bit­ folgeabhängig sind, sondern nur statistisch auftreten. Aus diesem Grunde reicht auch eine statistische Fehlermessung aus, wobei aus der Häufigkeit eines Fehlers im Prüfbit auf die Häufigkeit der Fehler in den Informationen (Datenwörter) rück­ geschlossen werden kann. Bei entsprechender Auswertung auf der Empfängerseite kann daher mit gleicher Sicherheit wie bei den bekannten Verfahren, jedoch mit vermindertem Schaltungsaufwand, eine Fehlerüberwachung durchgeführt werden. Es entfällt das Codieren der Daten mit Hilfe eines Codealphabets in einem Fest­ wertspeicher (ROM). Von besonderer Bedeutung ist, daß bei diesem Verfahren keine Fehlervervielfachung stattfinden kann.

Die Signale werden beispielsweise in Datenwörter mit 5 Bits eingeteilt, dem als 6. Bit das Prüfbit hinzugefügt wird. Um der geforderten Gleichverteilung zu genügen, kann die binäre Information des Prüfbits im einfachsten Fall mit jedem Daten­ wort alternieren. Die Anzahl der Bits pro Datenwort ist je­ doch prinzipiell beliebig und es ist auch gleichgültig, an welcher Stelle das Prüfbit im Datenwort eingefügt wird. Es muß nur in allen Datenwörtern an der gleichen Stelle einge­ fügt sein, so daß die Prüfbits einen gleichbleibenden Abstand haben.

Das Verfahren nach der Erfindung wird im folgenden als Aus­ führungsbeispiel anhand der Zeichnungen erläutert. Es zeigt

Fig. 1 eine senderseitige Schaltung zur Realisierung des Ver­ fahrens nach der Erfindung.

Fig. 2 die entsprechende empfängerseitige Schaltung.

In der folgenden Beschreibung wird die Erfindung für ein Ver­ fahren erläutert, bei dem jeweils fünf Bits zu einem Datenwort zusammengefaßt sind. Das Prüfbit wird dem Datenwort als 6. Bit hinzugefügt. Dieses Verfahren wurde in Anlehnung an den heute üblichen und verbreiteten 5B6B-Code ausgewählt. Prinzipiell ist die Erfindung unabhängig von der Anzahl der in einem Daten­ wort zusammengefaßten Bits verwendbar. Die Anzahl soll nur nicht zu hoch gewählt werden, damit die Meßzeit nicht zu sehr ver­ längert wird.

Das Senden der Datenwörter (Fig. 1) mit einer um 6/5 erhöhten Bitrate macht es erforderlich, zwei Taktfrequenzen bereitzu­ stellen, deren Verknüpfungsverhältnis 6/5 in bekannter Schal­ tungstechnik, z. B. PLL, realisiert werden kann. Der Takt mit der niedrigen Frequenz - hier beispielsweise 139 MHz - liest den bei E₁ ankommenden Datenstrom in ein Schieberegister 1 ein. Das Schieberegister 1 setzt sich beispielsweise aus fünf Flip- Flops zusammen. Ein Taktteiler 2 erzeugt nach jeweils fünf Taktperioden einen Impuls, der einen Zwischenspeicher 3 veran­ laßt, die im Schieberegister 1 enthaltene Information zu über­ nehmen. Der Takt mit der höheren Frequenz - hier also 167 MHz - steuert einen Taktteiler 4 an, der nach jeweils sechs Takt­ perioden einen Impuls erzeugt. Dieser Impuls triggert ein als Teiler 2 : 1 geschaltetes Flip-Flop 5, und erzeugt damit ein alternierendes Prüfbit.

Außerdem wird für die Dauer dieses Impulses ein Schieberegister 6 auf "Einlesen" geschaltet. Hierbei werden jeweils fünf, vom Zwischenspeicher 3 bereitgestellte Datenbits sowie das Prüfbit aus dem Flip-Flop 5 eingelesen. Mit dem 167-MHz-Takt wird das neue 6-Bit-Wort - mit dem Prüfbit an letzter Stelle - aus dem Schieberegister 6 ausgelesen (Ausgang A₁).

Auf der Empfängerseite (Fig. 2) liest ein Schieberegister 7 die bei E₂ ankommenden Datenwörter ein. Dieses Schieberegister 7 setzt sich aus sechs Flip-Flops zusammen, die mit einer Frequenz von 167 MHz getaktet werden. Der hierfür benötigte Takt kann mit bekannter Schaltungstechnik aus dem ankommenden Datenstrom gewonnen werden. Ein Taktteiler 8 erzeugt nach je­ weils sechs Taktperioden einen Impuls, der einen Zwischen­ speicher 9 veranlaßt, die im Schieberegister 7 enthaltene In­ formation zu übernehmen.

Die Empfängerschaltung wird - wie im Sender - außer dem Takt 167 MHz zusätzlich mit einem zweiten Takt versorgt, dessen Frequenz jedoch um den Faktor 5/6 niedriger liegt (139 MHz). Ein von diesem Takt gesteuerter Taktteiler 10 erzeugt nach jeweils fünf Taktperioden einen Impuls, für dessen Dauer ein aus fünf Flip-Flops bestehendes Schieberegister 11 auf "Ein­ lesen" geschaltet wird. Hierbei werden die jeweils fünf ersten, vom Zwischenspeicher 9 bereitgestellten Datenbits übernommen. Außerdem triggert dieser Impuls ein als Teiler 2 : 1 ge­ schaltetes Flip-Flop 12 und erzeugt damit ein als Referenz dienendes Prüfbit.

Ein EXOR-Gatter 13 vergleicht das jeweils letzte Bit, also das Prüfbit, des im Zwischenspeicher 9 stehenden 6-Bit-Wortes mit dem Ausgang des Referenz-Flip-Flops 12. Bei einer fehler­ freien Übertragung stellt sich hierbei am Ausgang des EXOR- Gatters 13 ein gleichbleibender logischer Pegel ein. Der Aus­ gang ändert sich nur, wenn die Information des übertragenen Prüfbits verfälscht wurde. Er dient deshalb zur Fehlererkennung. Auch wenn das Prüfbit nicht an letzter Stelle des im Zwischen­ speicher 9 stehenden Datenwortes steht, wird dies als Fehler gewertet. In diesem Fall läuft die Schaltung nicht synchron, was an der sehr hohen Fehlerzahl (BHF ≃ 0,5) erkannt werden kann. Hierbei wird über den Eingang S das Unterdrücken einer Takt­ periode im Teiler 8 veranlaßt, wodurch das Einlesen der Daten um ein Bit versetzt wird. Dieser Vorgang wiederholt sich so­ lange, bis die Schaltung synchron läuft, d. h., bis das Prüfbit an letzter Stelle im 6-Bit-Datenwort steht. Der Takt 139 MHz liest die Daten aus dem Schieberegister 11 aus. Am Ausgang A₂ haben die Daten dann wieder die gleiche Form wie die ursprüng­ lichen Daten.

Das Prüfbit muß nicht am Ende eines Datenwortes angefügt werden. Es kann vielmehr an jeder beliebigen Stelle der Datenwörter, auch am Anfang derselben, hinzugefügt werden. Auch das Alter­ nieren des binären Zustandes der Prüfbits ist nur ein spezielles Ausführungsbeispiel, mit dem die 50%-Forderung bezüglich beider logischer Zustände am einfachsten erfüllt und erzeugt werden kann. Die Prüfbits können ihre Information jedoch auch paarweise oder zu mehr als zwei oder auch statistisch wechseln. Die Prüfbits müssen nur auf der Sendeseite und auf der Empfänger­ seite auf die gleiche Art erzeugt werden.

Claims (4)

1. Verfahren zur betrieblichen Überwachung von Übertragungsstrecken, auf denen Daten in Form von Bits in einem Datenstrom digital über Lichtwellenleiter von einem Sender zu einem Empfänger übertragen werden, bei welchem

• - die Bits blockweise zu Datenblöcken zusammengefaßt werden,
• - jedem Datenblock ein Prüfbit hinzugefügt wird,
• - die Prüfbits allen Datenblöcken jeweils an der gleichen Position hinzugefügt werden,
• - Prüfbits mit unterschiedlichen binären Informationen verwendet werden,
• - die um die Prüfbits erweiterten Datenblöcke mit erhöhter Geschwindigkeit übertragen werden,
• - auf der Empfängerseite die Prüfbits wieder aus dem Datenstrom herausgenommen werden und
• - die auf der Empfängerseite festgestellten Bitfehler gezählt und zur Anzeige gebracht werden,

dadurch gekennzeichnet

• - daß auf der Senderseite unabhängig von den zu übertragenden Bits des Datenstroms eine Folge von Prüfbits erzeugt wird, in der beide logischen Zustände gleich häufig vorhanden sind,
• - daß aus dieser Folge von Prüfbits in ununterbrochener Reihenfolge jeweils ein Prüfbit einem Datenblock hinzugefügt wird,
• - daß auf der Empfängerseite die gleiche Folge von Prüfbits wie auf der Senderseite erzeugt wird und
• - daß die aus dem Datenstrom herausgenommenen Prüfbits mit den auf der Empfängerseite erzeugten Prüfbits verglichen und ausgewertet werden.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß je zwei aufeinander folgenden Datenblöcken abwechselnd Prüfbits mit unterschiedlicher binärer Information hinzugefügt werden.

3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Prüfbits jeweils am Ende der Datenblöcke hinzugefügt werden.