CH623693A5

CH623693A5 -

Info

Publication number: CH623693A5
Application number: CH677777A
Authority: CH
Inventors: Anthony Jessop
Original assignee: Int Standard Electric Corp
Priority date: 1976-06-02
Filing date: 1977-06-02
Publication date: 1981-06-15
Also published as: BE855190R; IT1084137B; AU506540B2; BR7703499A; AU2560477A; US4121195A; ES459378A1; GB1536337A

Description

Die vorliegende Erfindung betrifft einen Fehlerdetektor für eine Übertragungsanlage gemäss dem Übergriff des ersten Anspruchs. Ein solcher Detektor ist insbesondere anwendbar bei Anlagen, bei welchen die Leitungssignale bereits in einem Format angeordnet sind oder in dieses Format gewandelt werden können, welches Format zu Signalen mit konstanter akkumulierter Parität führt.

Der Ausdruck akkumulierte Disparität Null wird verwendet, um anzugeben, das über eine bestimmte Zeitperiode von hinreichender Dauer das Verhältnis von digitalen Signalen von unterschiedlichem Wert derart ist, dass die Signale praktisch keinen Gleichstromgehalt aufweisen. Ein Weg zur Erreichung von Signalen mit akkumulierter Disparität Null besteht darin, dass normal binärcodierte PCM-Signale auf der Sendeseite verwürfelt und auf der Empfangsseite entwürfelt werden. Echte Zufallssignale haben, bei Betrachtung über eine hinreichende Zeitdauer, keinen Gleichstromgehalt, Pseudozufallssignale können so ausgelegt werden, dass sie für alle praktischen Zwecke einen vernachlässigbaren Gleichstromgehalt haben.

Aus dem CH-Pat. Nr. 612.809 ist eine Anordnung zur Detek-tion von Übertragungsfehlern in digitalen Übertragungsanlagen bekannt, bei welcher insbesondere der empfangsseitige Teil einen relativ komplizierten Aufbau hat.

Es ist nun Aufgabe der Erfindung, eine Fehlerdetektionsan-ordnung anzugeben, deren Empfangsteil, der in jedem Regenerator längs der Übertragungsleitung vorkommt, einen relativ einfachen Aufbau besitzt. Gelöst wird diese Aufgabe durch die im Kennzeichen des ersten Anspruchs angeführten Merkmale. Vorteilhafte Weiterausbildungen sind den weitern Ansprüchen zu entnehmen.

Ausführungsbeispiele der Erfindung werden nun anhand der Zeichnung näher erläutert. In der Zeichnung zeigt:

Die Fig. 1 ein Blockschema von Mitteln zur Veränderung von binärcodierten digitalen Signalen; und die Fig. 2 Mittel zur Paritätsprüfung an einem Empfangsort.

Bei der Anordnung nach Fig. 1 werden binärcodierte Datensignale an eine Verwürfelungsschaltung 1 angelegt, welche durch ein Eingangstaktsignal mit einer Frequenz f getaktet ist. Das Ausgangssignal der Verwürfelungsschaltung ist ein Pseudozufallsbinärsignal, das für praktische Verwen-dungszweçke eine akkumulierte Disparität Null hat. Das heisst, dass der Gleichstromgehalt der Binärsignale praktisch Null ist, obwohl für irgend eine gegebene Zeitperiode ein Überfluss an Zeichen (oder Pausen) vorhanden sein kann, der aber in einer nachfolgenden Periode ausgewogen werden kann durch einen Überschuss an Pausen (oder Zeichen). Das Eingangstaktsignal wird auch an einen teilenden Zähler 3 angelegt, in welchen die Frequenz f durch m geteilt wird, wobei m z. B. = 4 ist. Das Ausgangssignal des Zählers 3 wird als Schreibtakt bezeichnet und wird verwendet, um die verwürfelten Binärsignale in einem m-Bitspeicher 2 einzuschreiben, wobei m gemäss vorliegendem Beispiel = 4 ist. Ein spannungsgesteuerter Oszillator (VCO) 6 ist so ausgelegt, dass er mit einer Frequenz f.n+1/n läuft, wobei n die Anzahl von Bits ist, die zwischen zwei Paritätsprüfungen auftreten. Wenn n = 100 ist, wird jedes lOlte Bit im übertragenen Leitungssignal ein Paritätsbit sein. Es ist zu bemerken, dass, je höher der Wert von n gewählt wird, die feststellbare Fehlerrate um so kleiner wird. Das Ausgangssignal des Oszillators 6 wird über ein NAND-Tor 8 an einen Lesetaktzähler 4 angelegt, welcher sein Eingangssignal ebenfalls durch m teilt. Das Lesetaktsignal wird zum Auslesen des Inhaltes des Speichers 2 verwendet, was mit einer etwas höheren Geschwindigkeit als der Schreibvorgang durchgeführt wird. Das Ausgangssignal des Oszillators 6 wird auch an eine durch (n+ l)-teilende Schaltung 7 angelegt, deren Ausgangssignal dazu verwendet wird, den Eingang des Oszillatorsignales an den Zähler 4 über Tor 8 zu sperren. Die mittlere Eingangsfrequenz an den Zähler 4 also f, da jeder (n+ l)te Taktimpuls unterdrückt wird. Sowohl das Ausgangssignal des Zählers 3 als auch jenes des Zählers 4 sind an eine Phasenvergleichsschaltung 5 angelegt, deren Ausgangssignal als Steuersignal für den spannungsgesteuerten Oszillator 6 verwendet wird, um diesen mit der Eingangstaktfrequenz zu koppeln.

Als Ergebnis der leicht unterschiedlichen Schreib- und Lesetaktfrequenzen hat das Ausgangssignal von Speicher 2, 100 Bits in ungefähr 99 Zeitschlitzen in bezug auf die verwürfelten Eingangsdaten. Im lOlten Zeitschlitz wird nichts ausgelesen, weil der lOlte Lesetaktimpuls durch das Ausgangssignal der Schaltung 7 gesperrt wird. Beim normalen Auslesen aus dem Speicher 2 laufen die ausgelesenen Daten über ein Tor 9 zur Senderausgangsstufe 14 und über ein Tor 12 an eine Kippschaltung 13. Das Tor 12 erhält ebenfalls das Ausgangssignal des Oszillators 6 und die Kippschaltung 13 wirkt als einstufiger Paritätszähler für Bits eines bestimmten Wertes. Nachdem 100 Bits aus dem Speicher 2 ausgelesen sind, wird Tor 9 durch das Ausgangssignal der Schaltung 7 gesperrt und Tor 11 geöffnet, wobei zu diesem Zwecke das Ausgangssignal von Schaltung 7 über einen Inverter 10 läuft. Der Zustand der Kippschaltung 13 während des 1 Ölten Zeitschlitzes wird dann über einTor 11 an die Ausgangsschaltung 14 angelegt und bildet das Paritätsprüf-bit.

An einem darauffolgenden Ort längs der Übertragungsleitung, z. B. in einem Zwischenverstärker, werden die empfange2

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nen Leitungssignale über ein Tor 22, welches auch ein Taktsignal mit dem Leitungstakt erhält, an eine Kippschaltung 21 (Fig. 2) angelegt. Das Ausgangssignal der Kippschaltung 21 wird über ein Filter 23 an einen Pegeldetektor 24 angelegt. In seiner einfachsten Form ist das Filter 23 ein Tiefpassfilter und der Detektor 24 eine Spannungsvergleichsschaltung mit einem Bezugspegel, der in die Mitte zwischen die logischen Pegel «1» und «0» gelegt ist. Dieses Verfahren bringt jedoch Driftprobleme mit sich und eine Alternativlösung besteht darin, das Filter 23 als Bandpassfilter auszulegen, das eine solche Kennlinie hat, dass Änderungen im Gleichstrompegel abwechselnd positive und negative Impulse in bezug auf einen mittleren Spannungspegel erzeugen. Wenn angenommen wird, dass im empfangenen Leitungssignal keine Fehler vorhanden sind, ist das Ausgangssignal der Kippschaltung 21 ein Gleichstromsignal, nachdem alle Paritätsbits empfangen sind. Wenn jedoch ein einzelner Fehler auftritt oder eine ungerade Anzahl von Fehlern im empfangenen Leitungssignal auftreten, wird das Ausgangssignal der Kippschaltung ändern, nachdem das nächste Paritätsprüfbit empfangen wurde. Ähnlich wird, wenn die Datenbits richtig sind, aber das Paritätsprüfbit falsch ist, das Ausgangssignal der Kippschaltung ändern. Auf diese Weise bewirkt jeder einzelne Fehler oder eine ungerade Anzahl von

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Fehlern eine Änderung im Gleichstrompegel im Ausgangssignal der Kippschaltung.

Wenn angenommen wird, dass die Eingangsdaten hinreichend pseudozufällig sind, ist diese Änderung des Gleichstrom-5 pegels, die durch Fehler bewirkt wird, am Ausgang des Filters 23 feststellbar. Wenn ein Fehler vorgekommen ist und die Kippschaltung ihren Zustand geändert hat, wird, wenn das Paritätsprüfbit empfangen wird, die Kippschaltung wiederum ansprechen, jedoch in einer umgekehrten Weise für alle nach-io folgend empfangenen richtigen Bits. Dadurch wird der geänderte Gleichstrompegel nach einem Fehler nun das neue konstante Gleichstromsignal. Wenn nachfolgend wieder ein Fehler auftritt, ergibt sich eine weitere Änderung des Gleichstrompegels in umgekehrter Richtung. Der Vorteil dieser Anordnung i5 besteht darin, dass keine Rahmeninformation notwendig ist, keine spezielle Leitungscodierung nötig ist und der Aufwand an in Zwischenverstärkern notwendigen Schaltungen minimal ist. Auf der Empfangsseite der Anlage kann das zugefügte Paritätsbit durch einen Vorgang entfernt werden, der die Inversion von 2o jenem der Einführung auf der Sendeseite ist, d. h. durch Verwendung eines elastischen Speichers mit unterschiedlichem Schreib- und Lesetakt.

1 Blatt Zeichnungen

Claims

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PATENTANSPRÜCHE

1. Fehlerdetektor für eine Übertragungsleitungsanlage,

über welche digitale Signale mit praktisch akkumulierter Disparität Null übertragen werden, gekennzeichnet durch Mittel (7,13,11) auf der Sendeseite, um in die Leitungssignale in Intervallen Kontrollsignale einzufügen, deren digitaler Wert die Parität der digitalen Signale im unmittelbar vorausgegangenen Intervall darstellt, und durch Mittel (21,24) an einem nachfolgenden Ort längs der Übertragungsleitung zur Paritätsbestimmung im übertragenen Signal.
2. Fehlerdetektor nach Anspruch 1 für eine Anlage, bei welcher die digitalen Signale Binärdatensignale sind, welche verwürfelt werden, um ein Pseudozufalls-Binärsignal der Frequenz f zu erzeugen, welches Signal eine akkumulierte Disparität von praktisch Null aufweist, dadurch gekennzeichnet, dass auf der Sendeseite Mittel (3) zum Eingeben der verwürfelten Binärsignale in einem Speicher (2) vorhanden sind, ferner Mittel (4) zum Entnehmen der gespeicherten Signale mit einer Frequenz f.n+1/„ und endlich Mittel (7,13,11) zum Einfügen eines Paritätsbits in jede n+ 1-Ziffernposition im entnommenen Signal, wobei n die Anzahl Bits ist, die zwischen den Paritätsbitseinfügungen auftreten.
3. Fehlerdetektor nach Anspruch 2, dadurch gekennzeichnet, dass die Mittel zur Paritätsbestimmung am nachfolgenden Ort eine getaktete bistabile Vorrichtung (21) aufweisen, an welche die Signale angelegt sind, wobei die Taktfrequenz die Signalfrequenz ist, und der bistabilen Vorrichtung (21) ein Tiefpassfilter (23) nachgeschaltet ist, dessen Ausgangssignal an eine Detektorschaltung (24) angelegt ist.
4. Fehlerdetektor nach Anspruch 2, dadurch gekennzeichnet, dass die Mittel zur Paritätsbestimmung am nachfolgenden Ort eine getaktete bistabile Vorrichtung (21) aufweisen, an welche die Signale angelegt sind, wobei die Taktfrequenz die Signalfrequenz ist und dass der bistabilen Vorrichtung (21) ein Bandpassfilter (23) nachgeschaltet ist mit einer solchen Kennlinie, dass Änderungen im Gleichstrompegel am Filtereingang abwechselnd positive und negative Impulse in'bezug auf einen mittleren Spannungspegel.