DE2946995A1 - Digitales system zur datenwiedergewinnung - Google Patents

Description

DIPL. ING. HEINZ BAROEHLE München, " . \o«. ■ ,er 197')

PATENTANWALT g ^9 A 6995

Aktenzeichen: Mein Zeichen: P 2977

Honeywell Information Systems Inc.
200 Smith Street
Waltham, Mass,
V. St. ν. Α.

Digitales System zur Datenwiedergewinnung

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Beschreibung

Die Erfindung bezieht sich generell auf die Speicherung von Daten auf einem magnetischen Massenspeicherträger und insbesondere auf ein digitales Datenwiedergewinnungssystem zur Wiedergewinnung bzw. Aufnahme von auf einem Magnetband gespeicherten Daten, die in Gruppen codiert aufgezeichnet sind.

Die Aufzeichnung von Daten in codierten Gruppen wird im allgemeinen bei der Speicherung von digitalen Daten auf magnetischen Massenspeicherträgern (z.B. einem Magnetband) angewandt. Die betreffende Aufzeichnung umfaßt die Codierung der Daten, so daß ein einziger Bitstrom nicht mehr als zwei aufeinanderfolgende Nullen während der Datenaufzeichnung enthält. Die codierten Daten werden dann auf dem magnetischen Aufzeichnungsträger mit einem gewissen bestimmten gleichbleibenden Abstand aufgezeichnet bzw. geschrieben, so daß eine "1" durch eine Magnetflußänderung bzw. einen Magnetflußwechsel und eine "0" durch das Fehlen einer Magnetflußumkehrung charakterisiert sind.

Es ist auf dem Gebiet der Wiedergewinnung von in Aufzeichnung sgruppe η codierten Daten bekannt, Analog-Einrichtungen zu verwenden. Beim gebräuchlichsten Verfahren wird ein in der Frequenz einstellbarer Oszillator verwendet, der bei einer Frequenz schwingt, die auf einem Mehrfachen der Datenrate gehalten wird, mit der gelesen wird. Neben dem in der Frequenz einstellbaren Oszillator wird eine phasenempfindliche Einrichtung verwendet, um die Abtastlage der Daten zu steuern. Diese "analoge" Lösung zeigt jedoch mehrere Nachteile. Zunächst erfordert die analoge Lösung eine außergewöhnliche Testanordnung und in hohem Maße ausgebildetesbzw. trainiertes Personal, um den richtigen Betrieb ablaufen zu lassen, Fehler zu suchen und zu reparieren. Zum weiteren zeigt die Analog-

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Einrichtung ein gewisses Ausmaß an Frequenzabwanderung infolge von Abweichungen bzw. Änderungen in der Arbeitsweise, und überdies ist eine periodische Neueichung erforderlich. Zum dritten erfordert die betreffende Anordnung die Einbeziehung von Komponenten, die eine Abstimmung und Einstellung ermöglichen, um eine Kompatibilität hinsichtlich unterschiedlicher Datenraten zu bewirken.

Es ist ferner bekannt, ein digital arbeitendes Datenwiedergewinnungsverfahren zur Wiederbereitstellung von phasencodierten Daten anzuwenden, die auf einem Magnetband gespeichert sind. Diese Lösung ist jedoch nur bei relativ niedrigen Datenfrequenzen, d.h. bei Datenfrequenzen von 3200 Bits auf 25,^ mm (pro Zoll) angewandt worden, wenn nicht mehr als eine aufeinanderfolgende "0" in den gültigen Daten enthalten ist und wenn keine Datenänderungen einbezogen sind. Diese Lösung ist jedoch für in Gruppen codierte Daten nicht anwendbar, bei denen nennenswerte Datenänderungen speziell in bezug auf eine Spitzenverschiebung und in bezug auf schnelle Auslenkungen des Datensignals einbezogen sind, die nicht repräsentativ für gültige Daten sind, und in den Fällen, daß die Datenfrequenzen nennenswert höher sind (d.h. 9200 Bits auf 25,^ mm (1 Zoll) betragen).

Der Erfindung liegt demgemäß die Aufgabe zugrunde, ein System zur Datenwiedergewinnung bei in Gruppen codierten Daten bereitzustellen, wobei diese System einen Bitstrom von einem einen magnetischen Aufzeichnungsträger verwendenden Verarbeitungsgerät aufnehmen soll, welcher Bitstrom in Form einer Reihe von Polaritätswechseln entsprechend den Flußumkehrungen auf dem Aufzeichnungsträger auftreten können soll.

Darüber hinaus sollen sämtliche Änderungen bzw. Schwankungen der Daten berücksichtigt werden können, die durch den Aufzeichnungsträger und das den Aufzeichnungsträger verwendende

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Gerät hervorgerufen werden, wie dies durch das US-Normenamt in der Norm ANSI X3.54 vom 10.6.76 spezifiziert ist.

Ferner sollen codierte Daten einschließlich der Anzeigen von übergängen in einer solchen Art und Weise auftreten, daß das Ausgangssignal für einrn Datendecoder unbestimmt gemacht ist.

Darüber hinaus soll die Arbeitsweise des Datenwiedergewinnungssystems zur Wiedergewinnung von in Gruppen codierten Daten während der Lebensdauer des Produkts bestehen bleiben.

Schließlich soll das neu zu schaffende Datenwiedergewinnungssystem zur Wiedergewinnung von in Gruppen codierten Daten mittels gewöhnlicher digitaler Einrichtungen gewartet und getestet werden können, die sowohl im Betrieb als auch im Fachbereich vorhanden sind.

Im übrigen soll das neu zu schaffende Datenwiedergewinnungssystem zur Wiederbereitstellung von in Gruppen codierten Daten sich an jede Datenrate bis zu einer durch die Anlagengestaltung gegebenen Grenze mit identischen Arbeitseigenschaften anpassen können, indem lediglich die richtige Auswahl einer geeigneten Eingangstaktfrequenz vorgenommen wird.

Schließlich soll das Wartungspersonal lediglich hinsichtlich der Reparatur der digitalen Anordnung eine generelle Unterweisung benötigen.

Gelöst wird die vorstehend aufgezeigte Aufgabe durch die in den Patentansprüchen erfaßte Erfindung.

Gemäß einem weiten Aspekt der Erfindung ist ein digital arbeitendes Datenwiedergewinnungssystem für die Decodierung von in Gruppen codierten Datenbits geschaffen, die

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auf einem magnetischen Aufzeichnungsträger in Form von Flußumkehrungen gespeichert sind, wobei eine "1" durch eine Flußumkehrung und eine "0" durch das Fehlen einer Flußumkehrung dargestellt sind und wobei nicht mehr als zwei aufeinanderfolgende Nullen in der Datenaufzeichnung vorhanden sind. Dieses Datenwiedergewinnungssystem umfaßt eine erste Einrichtung zur Ermittelung des Vorhandenseins oder Fehlens von Flußumkehrungen, eine zweite Einrichtung, die mit der ersten Einrichtung verbunden ist, um festzustellen bzw. zu erkennen,wann Flußumkehrungen für gültige Daterikennzeicherd sind, eine dritte Einrichtung, die mit der ersten Einrichtung und der zweiten Einrichtung verbunden ist und die zur Prädiktion bzw. Vorhersage der Lage und Polarität des jeweiligen Ausgangsdatenbits dient, eine vierte Einrichtung, die mit der zweiten Einrichtung und der dritten Einrichtung verbunden ist und die zur Berechnung der mittleren Datenbitrate dient, und eine Ausgangseinrichtung, die mit der ersten Einrichtung, der zweiten Einrichtung und der dritten Einrichtung verbunden ist und die die decodierten Daten erzeugt.

Anhand von Zeichnungen wird die Erfindung nachstehend beispielsweise näher erläutert.

Fig. 1 zeigt in einem Blockdiagramm ein Datenwiedergewinnungssystem gemäß der Erfindung zur Wiedergewinnung von in Gruppen codierten Daten.

Fig. 2 zeigt in einem detaillierten Diagramm eine in dem System gemäß Fig. 1 vorgesehene Eingangsumsetzlogik. Fig. 3 zeigt in einem Verknüpfungsdiagramm eine in dem System gemäß Fig. 1 vorgesehene Ausgangs-Ablaufsteuereinrichtung.

Fig. 4 zeigt in einem Verknüpfungsdiagramm einen umlaufenden 10-Rahmen-Zählgenerator, der in einem in dem System gemäß Fig. 1 vorgesehenen Datenratendetektor verwendet ist.

Fig. 5 zeigt in einem Verknüpfungsdiagramm einen Mittelungsintegrator, der in dem Datenratendetektor gemäß Fig.1

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verwendet ist.

Fig. 6 zeigt in einem Verknüpfungsdiagramm die in dem System gemäß Fig. 1 verwendete Ausgangs-Umsetzeinheit.

In Fig. 1 ist die Datenwiedergewinnungsanordnung gemäß der Erfindung in einem Blockdiagramm dargestellt. Die Ausgangs- bzw. Ursprungsdaten, die in Form eines Verknüpfungssignals vorliegen, welches sich in der Polarität entsprechend den Flußumkehrungen auf einem Magnetband ändert, werden von einer Eingangs-Umsetzeinheit 2 aufgenommen. Diese Einheit erfüllt vier Funktionen. Zum ersten synchronisiert sie die eintreffenden Daten mit dem Systemtakt. Zum zweiten beseitigt sie fehlerhafte Auslenkungen von kurzer Dauer zur jeweils gegenüberliegenden Polarität, wobei diese Auslenkungen auf weniger als 30# des Nennabstands zwischen zwei aufeinanderfolgenden Flußumkehrungen festgelegt sind. Zum dritten liefert sie ein Signal (EDGE), welches während der Dauer einer Taktperiode vorhanden ist und dessen Auftreten kennzeichnend ist für die Übergänge der synchronisierten Eingangsdaten. Zum vierten liefert sie ein zweites Signal ( HLF-EDGE ), welches während der Dauer einer Taktperiode vorhanden ist und welches kennzeichnend ist für die übergänge der Eingangsdaten, die während der ersten Hälfte einer Taktperiode auftreten.

Ein auch als Envelope-Detektor bezeichneter Hüllkurvendetektor 4 überwacht das Auftreten des Flanken-Signals (EDGE). Nach Ermittelung einer hinreichenden Anzahl von Signalen die betreffende Anzahl wird durch ein Zählersteuereingangssignal festgelegt - wird ein Signal (ENV-UP) erzeugt, welches als Freigabesignal für den übrigen Teil der Schaltungsanordnung verwendet wird. Die Anzahl der Flanken-Signale, das sind die mit EDGE bezeichneten Signale, die erforderlich sind, um das Signal ENV-UP einzustellen, ist durch die oben erwähnte ANSI-Norm festgelegt; sie entspricht der Anzahl der Impulse in der Präambel bzw. in dem Einleitungsteil der Datengruppe. Dies bedeutet, daß

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nach Ermittelung einer spezifizierten Anzahl von Impulsen einer Datengruppe der übrige Teil der Schaltungsanordnung darüber informiert und freigegeben ist, daß diesen Impulsen Daten folgen. Der Envelope-Detektor 4 ermittelt außerdem die Beendigung der EDGE-Signale, und nach Ablauf eines entsprechenden bestimmten Intervalls bewirkt er die Beendigung des Freigabesignals (ENV-UP). Die Ausgangs-Ablaufsteuereinrichtung 6 überwacht den Zeitablauf seit dem letzten EDGE-Signal und vergleicht diese Zeitspanne mit der unmittelbar vergangenen Entwicklung der Ausgangsdaten und der mittleren Datenrate (ZONE), um den in Frage kommenden Zeitpunkt zu bestimmen, zu dem ein Ausgangssignal (RDY-OUT) erzeugt wird, und um die Polarität des Ausgangssignals zu bestimmen (ONE-FF). Ein Datenraten-Detektor 8 überwacht die Folgerate des Ausgangssignals (RDT-OUT), wobei er Mittelungsverfahren anwendet und ein Ausgangssignal (ZONE) erzeugt, welches kennzeichnend ist für die mittlere Datenrate. Das die mittlere Datenrate angebende Signal wird als Binärzahl abgegeben, die kennzeichnend ist für die Anzahl der Halbtaktperioden in einer mittleren Datenperiode. Das Hauptsystem bzw. Wirtsystem (nicht dargestellt) legt die Forderungen bezüglich der Datenwiedergewinnung dadurch fest, daß ein Freigabesignal (ENABLE) an die Ausgangs-Umsetzeinheit 10 abgegeben wird. Wenn die beiden Signale ENABLE und ENV-UP auftreten bzw. mit einem Binärsignalpegel "1" auftreten, dann ist die Ausgangs-Umsetzeinheit 10 in Betrieb, und sie überwacht die Zustände der Signale RDY-OUT, ONE-FF, EDGE und HLF-EDGE, um zu bestimmen, wann Ausgangsdaten (DTA) und mit welcher Polarität dieses Ausgangsdaten mit ihrem entsprechenden Abtastimpuls (SMRK) auftreten. Darüber hinaus wird das Auftreten eines möglichen Fehlers festgestellt. Wenn eine Fehlerbedingung erfüllt ist, dann wird ein Ausgangssignal (PNTR) erzeugt, und außerdem wird ein entsprechender Ausgangs-Abtastimpuls (SMRK) auftreten.

Die Signale "RESET" und "SCLOCK" werden nach dem Ermessen

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des Hauptsystems abgegeben. Das Signal RESET wird dazu herangezogen, die Datenwiederbereitstellungslogik vorzubereiten bzw. ihre Arbeitsweise einzuleiten. Das Signal SCLOCK wird von der Datenwiederbereitstellungslogik für Zeitsteuerungszwecke und für eine Ablauffolgesteuerung ausgenutzt. Dieses Taktsignal muß mit einer Frequenz, die gleich dem Zehnfachen der erwarteten Nenn-Datenrate ist und mit einem Tastverhältnis von 50% abgegeben werden. Das Signal SCLOCK ist das Komplement des Signals SCLOCK. Der Entscheidungs-Ubergang des Signals SCLOCK, wie er im Zuge der folgenden Beschreibung ausgenutzt wird, wird der Übergang von positivem Wert zu negativem Wert des Signals sein. Jeder Block gemäß Fig. 1 wird im einzelnen und nachstehend detailliert beschrieben.

Fig. 2 zeigt in einem detaillierteren Diagramm die in Fig. 1 angedeutete Eingangs-Umsetzeinheit. Die Ursprungsdaten werden von einem Flipflop 12 in einem EDGE-Generator 14 aufgenommen. Das Flipflop 12 weist die Ausgänge DTA und DTA auf. Die Ursprungs-Eingangsdaten sind asynchron bezüglich des SCLOCK-Signals, welches von dem Flipflop bzw. bistabilen Kippglied 12 ausgenutzt wird. Demgemäß muß das Flipflop 12 eine bistabile Kippschaltung sein, die ein hohes Maß an Stabilisierungs-Wahrscheinlichkeit innerhalb einer bekannten Zeitspanne unter diesen Bedingungen zeigt. Das komplementäre Ausgangssignal (DTA) des Flipflops 12 wird als ein Eingangssignal einem EXKLUSIV-ODER-Glied 16 zugeführt. Das Ausgangssignal eines zweiten Flipflops 18 (nämlich das Signal DTA-FLG) wird dem zweiten Eingang des Verknüpfungsgliedes 16 zugeführt. Das Systemsignal RESET, das Signal CHANGE (Verknüpfungsglied 16) und das EDGE-Signal (Zähler 22) werden einem ODER-Glied 20 zugeführt, welches ein Ausgangssignal RST-EDGE an einen Binärzähler 22 abgibt. Das Systemtaktsignal wird in entsprechender Weise dem Zähler 22 zugeführt.

Der Zähler 22 verbleibt solange in einem Rückstell-Zustand

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bzw. RESET-Zustand, wie das Ausgangssignal des ODER-Gliedes 20 auftritt bzw. als Binärsignal "1" auftritt. Wenn das Ausgangssignal des ODER-Gliedes 20 als Binärsignal O auftritt, dann beginnt der Zähler 22 das Systemtaktsignal zu zählen. Nach dem vierten derartigen Signal gibt der Zähler ausgangsseitig ein EDGE-Signal ab. Dieses EDGE-Signal wird dem ODER-Glied 20 zurückgeführt; es bewirkt, daß das Signal RST-EDGE als Binärsignal 1 auftritt, wodurch der Zähler 22 auf das Auftreten des nächsten Systemtaktsignales hin zurückgesetzt wird. Damit wird das EDGE-Signal abgeschaltet.

Das EDGE-Signal wird ferner dem Flipflop 18 zugeführt, so daß in dem Fall, daß das EDGE-Signal als Binärsignal 1 auftritt, das Flipflop 18 seine Ausgangssignalpolarität auf das Auftreten des nächsten Systemtaktsignales hin umkehren wird. Das EDGE-Signal, wie es oben beschrieben worden ist, wird dem Envelope-Detektor 4, der Ausgangs-Folgesteuereinrichtung 6 und der Ausgangs-Umsetzeinheit 10 zugeführt.

Der EDGE-Generator 24 weist eine Verknüpfungsanordnung auf, die mit der Verknüpfungsanordnung übereinstimmt, welche in dem EDGE-Generator 14 enthalten ist; eine Ausnahme hiervon bildet jedoch der Umstand, daß die betreffende Verknüpfungsschaltung hier durch das invertierte Taktsignal SCLOCK angesteuert wird. Diese Anordnung bewirkt die Abtastung der Ursprungsdatenübergänge in der Mitte des SCLOCK-Signals. Das Ausgangssignal des Flankengenerators 24 wird als Signal SPLT-EDGE bezeichnet; es wird zusammen mit dem EDGE-Signal den Eingängen eines UND-Gliedes 26 zugeführt, welches ein Ausgangssignal S-HLF-EDGE liefert. Dieses Signal wird seinerseits dem Flipflop 28 zugeführt, dessen Ausgangssignal dem oben beschriebenen Signal HLF-EDGE entspricht. Das Signal SCLOCK wird dem Flipflop 28 zugeführt. Auf jeden übergang von einem positiven Signalwert zu einem negativen Signalwert des Signals SCLOCK wird die Polarität des Signals S-HLF-EDGE abgetastet, und das HLF-EDGE-Flip-

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flop 28 wird entsprechend gesetzt oder zurückgesetzt. Das Flipflop 28 wird lediglich infolge des Auftretens von eingangsseitigen Ursprungsdatenübergängen gesetzt, die in der ersten Hälfte des Signals SCLOCK auftreten. Wie oben beschrieben, wird das Ausgangssignal (HLF-EDGE) des Flipflops 28 an die Ausgangs-Umsetzeinheit 10 gemäß Fig.1 aDgegeben.

Wenn ein Impuls auf der Datenleitung zu dem Flipflop 12 hin aufgenommen wird, wird das betreffende Flipflop mit dem Auftreten des nächsten Taktsignals gesetzt. Zu diesem Zeitpunkt sind die Signale DTA und DTA-FLG durch Binärsignale "0" gegeben. Dies führt dazu, daß das Signal CHANGE als Binärsignal 0 auftritt. Da die Signale RESET und EDGE in entsprechender Weise durch Binärsignale 0 gegeben sind, wird ein Binärsignal 0 an den Rücksetzeingang des Zählers 22 abgegeben. Der Zähler 22 beginnt somit die SCLOCK-Impulse zu zählen. Wenn eine Zählerstellung von vier erreicht ist, wird ein EDGE-Signal erzeugt. Dies führt dazu, daß das Ausgangssignal (DTA-FLG) des Flipflops 18 eingestellt bzw. gesetzt wird. Außerdem wird das EDGE-Signal dem ODER-Glied 20 zugeführt, vas dazu führt, daß eine 1 dem RUcksetzeingang des Zählers 22 zugeführt wird. Wenn der von dem Flipflop 12 aufgenommene Datenimpuls nicht lange genaug andauert, um dem Zähler 22 zu ermöglichen, eine Zählerstellung von 4 zu erreichen, wird das Flipflop mit Auftreten der nächsten Taktperiode auf das Ende des Datenimpulses hin zurückgesetzt. Dies führt dazu, daß eine Eins an den Rücksetzeingang des Zählers 22 abgegeben wird, wodurch dieser in den Null-Zustand zurückgesetzt wird.

Zurückkommend auf Fig. 1 sei bemerkt, daß der Envelope-Detektor 4 das EDGE-Signal von dem Zähler 22 (Fig. 2) und ein Zählersteuersignal von dem Hauptsystem her aufnimmt. Der Detektor 4 stellt das Auftreten bzw. Vorhandensein von phasencodierten Daten fest, die von dem Datenspeiche rträger her übertragen werden. Der Detektor erzeugt

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ein Ausgangssignal zu einem bestimmten Zeitpunkt nach der Ermittelung des Auftretens von Daten, und er setzt die Abgabe eines derartigen Ausgangssignals während einer bestimmten Zeitspanne nach der Ermittelung des Endes der Daten fort. Die Zeitspannen, während derer die Ausgangssignale erzeugt werden, hängen in unterschiedlicher Weise von der Eigenschaft der Datenübertragungsoperation ab. Derartige Zeitspannen entsprechen den unterschiedlichen Befehlen in dem Steuerspeicher. Demgemäß zeigt das Vorhandensein eines Ausgangssignals (ENV-UP) an, daß Daten von dem Speichermedium übertragen werden. Ein Hüllurven- bzw. Envelope-Detektor, der für den Einsatz in dem System gemäß Fig. 1 geeignet ist, ist in der US-PS 4053 738 angegeben. Da die Einzelheiten bezüglich der Arbeitsweise und des Aufbaus in dieser US-Patentschrift zu finden sind, wird hier eine weitere Erläuterung nicht für erforderlich gehalten.

In Fig. 3 ist ein detaillierteres Verknüpfungsdiagramm der in Fig. 1 dargestellten Ausgangs-Folge steuereinrichtung gezeigt. Der Stellungs- bzw. Positions-Zähler 30 ist ein 4-Bit-Binärzähler mit den Ausgängen bzw. Ausgangssignalen POSN-1, POSN-2, POSN-4 und POSN-8. Dieser Zähler läuft synchron und führt Zustandsänderungen auf einen übergang von einem positiven Wert zu einem negativen Wert des Taktsignals aus. Der Zweck des Positionszählers 30 besteht darin, der Anzahl von Taktperioden nachzulaufen, dip seit dem letzten EDGE-Signal von der Eingangs-Umsetzeinheit 2 CFig.1) her aufgetreten sind. Wenn kein EDGE-Signal auftritt, wird der Positionszähler - sofern er nicht sonst zurückgesetzt wird - die maximale Zahl von 15 zählen. Zu diesem Zeitpunkt wird das Ausgangssignal POSN-15 Kebenfalls in Fig. 1 angedeutet) in dem inverter 32 invertiert und danach an den Zählerfreigabeeingang des Positionszählers 30 abgegeben, so daß eine weitere zählung solange unterbunden wird, bis entweder ein Rücksetzsignal an den R-Eingang des Zählers 30 abgegeben wird oder bis ein Ladesignal an den LD-Eingang des Zählers 30 angelegt wird.

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Jedes Auftreten eines EDGE-Signals veranlaßt die Vorladung des Positionszählers. Der LD-Eingang ist mit dem Ausgang des ODER-Gliedes 34 verbunden, welches an einem ersten Eingang das EDGE-Signal zugeführt erhält.

Der in den Zähler 30 geladene Wert wird wie folgt gesteuert. Das dritte Bit und das vierte Bit des Zählers 30 werden mit Nullen geladen, da in die entsprechenden Eingänge ständig ein Verknüpfungssignal Null eingekoppelt wird. Die zweithöchste Bitste^"« ist mit dem Ausgang des ODER-Gliedes 34 verbunden, welches an einem Eingang das EDGE-Signal zugeführt erhält. Demgemäß wird ein EDGE-Signal bewirken, daß die zweithöchste Bitstelle des Zählers 30 mit einem Verknüpfungssignal 1 geladen wird, wobei jedoch zu jedem anderen Zeitpunkt der Wert des Signals POSN-SW-2 in die zweithöchste Bitstelle geladen wird.

Die erste Bitstelle des Positionszählers 30 wird von dem UND-Glied 38 her angesteuert, welches an einem ersten Eingang das EDGE-Signal nach Invertierungdurch den Inverter 40 zugeführt erhält. Dieses Signal wird hier als EDGE-Signal bezeichnet. Wenn der Zähler 30 infolge des Auftretens eines EDGE-Signals geladen wird, wird demgemäß ein Verknüpfungssignal 0 in die Bitstelle niedrigster Wertigkeit geladen. Das Laden des Zählers 30 zu jedem anderen Zeitpunkt führt dazu, daß in die Bitstelle niedrigster Wertigkeit der Wert des Signals POS-SW-1 geladen wird, welches dem zweiten Eingang des UND-Gliedes 38 zugeführt wird.

Der Ausgang des Positionszählers 30 ist mit den Eingängen eines Vergleichers 40 verbunden, der die Zählerstellung mit dem Wert der Signale ZONE-0-3 vergleicht. Diese Zonensignale werden von dem Datenraten-Detektor erzeugt (der weiter unten noch im einzelnen erläutert werden wird); sie sind kennzeichnend für eine Zahl, die um 1 niedriger ist als die Zahl der Taktperioden innerhalb einer mittleren Eingangs-

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datenperiode. Das Ausgangssignal (POSN-GRTR) des Vergleichers 40 wird zu einem Verknüpfungssignal 1, wenn die Zahl in dem Zähler 30 größer wird als die Zahl, die durch die ZONE-Signale charakterisiert ist. Dieses Signal POSN-GRTR wird als ein Eingangssignal dem UND-Glied zugeführt. Dem zweiten Eingang wird das oben erwähnte Signal ENV-UP zugeführt. Wenn das Signal ENV-UP als Verknüpf ungssignal 0 auftritt, dann hat das Signal POSN-GRTR keinerlei Auswirkung auf den Positionszähler 30. Wenn das Signal ENV-UP jedoch als Verknüpfungssignal 1 auftritt (nachdem Envelopes bzw. Signalgruppen bzw. Einhüllende ermittelt worden sind) wird das Signal POSN-GRTR als Verknüpf ungs signal 1 dazu führen, daß der Positionszähler 30 über das ODER-Glied 34 geladen wird. Wie oben ausgeführt, werden die dritte und vierte Bitstelle höchster Wertigkeit des Zählers 30 mit einem Verknüpfungssignal 0 geladen sein, und die Bitstelle zweithöchster Wertigkeit wird mit dem Wert des Signals POSN-SW-2 geladen, sofern das EDGE-Signal als Verknüpfungssignal 1 auftritt. In diesem Fall wird das betreffende Signal als Verknüpfungssignal 1 geladen. Außerdem wird die Bitstelle niedrigster Wertigkeit mit dem Wert des Signals POS-SW-1 geladen, sofern das EDGE-Signal als Verknüpfungssignal 1 auftritt. In diesem Fall wird das betreffende Signal als Verknüpfungssignal Null geladen.

Der Zähler 44 ist ein 2-Bit-Binärzähler, der die Anzahl zählt, in der der Positionszähler 30 zwischen aufeinanderfolgenden EDGE-Signalen neu geladen worden ist. Dies ist erforderlich, um die Schaltungen einzustellen, die die Signale POS-SW-2 und POS-SW-1 in der nachstehend noch näher zu beschreibenden Art und Weise festlegen. Der Zähler 44 weist zwei Ausgänge bzw. Ausgangssignale, nämlich ZROS=I und ZR0S=2,auf. Der Zähler 44 arbeitet synchron und führt sämtliche Zustandsänderungeη lediglich auf einen Übergang von positivem Signalwert zu negativem Signalwert des Taktsignals aus, welches seinem Takteingang zugeführt wird.

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Der Rücksetzeingang R des Zählers 44 ist mit dem Ausgang des ODER-Gliedes 46 verbunden, dem ein Rücksetzsignal RESET als erstes Eingangssignal und ein Flankensignal EDGE als zweites Eingangssignal zugeführt werden. Das Auftreten irgendeines dieser Signale setzt den Zähler zurück, wodurch die Signale ZROS=I und ZR0S=2 zu Verknüpf ungs signal en Null werden.

Der Zählerfreigabe-Steuereingang (CNT) des Zählers 44 wird von dem Ausgangssignal des UND-Gliedes 48 her angesteuert. Das UND-Glied 48 erhält an seinem ersten Eingang das Signal POSN-GRTR von dem Vergleicher 40 her zugeführt, und an seinem zweiten Eingang erhält es das Signal ZR0S=2 von dem Zähler 44 zugeführt. Demgemäß wird der Zähler 44 jeweils dann weiten^zählen bzw. weiterschalten, wenn das Signal POSN-GRTR als Verknüpfungssignal 1 auftritt und wenn das Signal ZR0S=2 als Verknüpfungssignal O auftritt. Es dürfte einzusehen sein, daß der Zähler 44 die Zählung In dem Fall verhindert, daß er einen Wert von 2 erreicht. Er wird wieder imstande sein erneut zu zählen, wenn er zunächst durch das Ausgangssignal des Verknüpfungsgliedes zurückgesetzt ist.

Die Ausgangssignale des Positionszählers 30 werden einem zweiten Vergleicher 50 zugeführt, in welchem die Zählerstellung des Zählers 30 mit einer bestimmten Zahl verglichen wird. Wie aus Fig. 3 ersehen werden kann, ist an den B8-Eingang des Vergleichers 50 ein Verknüpfungssignal 0 fest angelegt, und an die Eingänge B2 und B4 sind Verknüpfungssignale 1 fest angelegt. Der B1-Eingang wird vom Ausgang des ODER-Gliedes 52 her angesteuert, dessen erstem Eingang das Signal ZROS-2 von dem Zähler 44 her über den Inverter 54 zugeführt wird. Dem zweiten Eingang des ODER-Gliedes 52 wird ein Signal ZONE-4 zugeführt, worauf weiter unten noch eingegangen wird. Demgemäß tritt ein Verknüpfungssignal 1 an dem Eingang B1 dann auf, wenn das Signal ZR0S=2 als Verknüpfungssignal 0 auftritt oder wenn

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das Signal ZONE-4 ein Verknüpfungssignal 1 ist.

Das Ausgangssignal(RDY-OUT) des Vergleichers 50 wird zu einem Verknüpfungssignal 1, wenn der Inhalt des Positionszählers 30 sieben ist, vorausgesetzt das Signal ZR0S=2 ist ein Verknüpfungssignal 0. Das betreffende Ausgangssignal wird bei einer Zählerstellung von 6 zu einem Verknüpfungssignal 1, wenn das Signal ZR0S=2 ein Verknüpfungssignal 1 und das Signal Z0NE=4 ein Verknüpfungssignal 0 ist. Das betreffende Ausgangssignal wird andererseits bei einer Zählerstellung von 7 dann zu einem Verknüpfungssignal 1, wenn das Signal ZR0S=2 ein Verknüpfungssignal 1 und das Signal Z0NE=4 ein Verknüpfungssignal 1 ist. Das Signal RDY-OUT von dem Vergleicher 50 zeigt die geeignete Zeit für die Übertragung eines Ausgangsdatenbits an; das betreffende Signal wird an die Ausgangs-Umsetzeinheit 10 (Fig. 1) abgegeben. Dieses Signal RDY-OUT wird außerdem an den Datenraten-Detektor 8 (Fig. 1) abgegeben, und darüber hinaus wird das betreffende Signal innerhalb der Ausgangs-Ablaufsteuereinrichtung selbst ausgenutzt.

Das Ausgangssignal eines Flipflops 56 wird dazu herangezogen, die Polarität der Daten anzuzeigen, die mit dem Signal RDY-OUT auszugeben sind. Dieses Ausgangssignal ist mit ONE-FF bezeichnet. Das Flipflop 56 arbeitet synchron und ändert den Zustand lediglich auf einen Übergang von einem positiven zu einem negativen Signalwert des Taktsignals. Der Setzeingang des Flipflops 56 wird durch das EDGE-Signal gesteuert. Demgemäß tritt das Signal ONE-FF als Verknüpfungssignal 1 um eine Taktperiode nach Auftreten des Signals EDGE als Verknüpfungssignal 1 auf. Der Rücksetzeingang des Flipflops 56 wird durch das Ausgangssignal des ODER-Gliedes 58 gesteuert, welches an einem ersten Eingang das Hauptsystem-Rücksetzsignal und an einem zweiten Eingang das Signal RDY-OUT von dem Vergleicher 50 her zugeführt erhält. Demgemäß wird das Flipflop 56 um eine Taktperiode später zurückgesetzt als das Hauptrücksetzsignal oder das

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Signal RDY-OUT auftritt. In diesem Fall findet durch das als Verknüpfungssignal 1 auftretende Setz-Eingangssignal gewissermaßen eine Übersteuerung des Rücksetz-Eingangssignals statt. Das resultierende Signal ONE-FF wird sowohl intern von der Ausgangs-Ablaufsteuereinrichtung ausgenutzt als auch an die Ausgangs-Umsetzlogik 10 (Fig. 1) abgegeben.

Um die richtige Größe zu bestimmen, mit der der Positionszähler 30 zu laden ist, sind eine Information bezüglich der Polarität der letzten drei übertragenen Datenausgangssignale und die Spitzenverschiebung erforderlich, die vor dem Auftreten des letzten EDGE-Signals aufgetreten ist. Das Schieberegister 60 hält die Polarität der letzten drei Datenausgangssignale fest, die mit OUT-1, OUT-2 und OUT-3 bezeichnet sind. Das Signal OUT-3 ist das letzte übertragene Ausgangssignal, das Signal OUT-2 ist das letzte Signal OUT-1, und das Signal OUT-3 ist das letzte Signal OUT-2. Die Daten werden in dem Schieberegister 60 mit jedem Auftreten eines Übergangs von einem positiven Signalwert zu einem negativen Signalwert des Ausgangssignals des UND-Gliedes 62 um eine Position weitergeschoben; dieses Ausgangssignal wird dem Takteingang des Schieberegisters 60 zugeführt. Einem ersten Eingang des UND-Gliedes 62 wird das Signal RDY-OUT zugeführt. Dem zweiten Eingang des betreffenden UND-Gliedes wird das Systemtaktsignal zugeführt. Wenn beide Signale als Verknüpfungssignale 1 auftreten, dann tritt am Ausgang des UND-Gliedes 62 ein Verknüpfungssignal 1 auf. Der Dateneingabe-Eingang des Schieberegisters 60 ist an dem Ausgang ONE-FF des Flipflops 66 angeschlossen. Das Schieberegister 60 weist außerdem einen Rücksetzeingang auf, dem das Rückstellsignal von dem Hauptsystem her zugeführt wird.

Wie oben ausgeführt, muß die Gruppencode-Aufzeichnungsanordnung gemäß der Erfindung imstande sein, sich an ein gewisses Ausmaß der Spitzenverschiebung anzupassen. Eine derartige Spitzenverschiebung wird durch das Flipflop 64

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ermittelt. Dies geschieht dabei wie folgt. Ein erstes
UND-Glied 66 ist ausgangsseitig mit dem Takteingang des Flipflops 64 verbunden; dem betreffenden Verknüpfungsglied wird an einem seiner Eingänge das EDGE-Signal und an einem zweiten seiner Eingänge das Systemtaktsignal
zugeführt. Das Auftreten eines EDGE-Signals führt somit dazu, daß das Systemtaktsignal über das UND-Glied 66
an den Takteingang des Flipflops 64 abgegeben wird. Ein zweites UND-Glied 68 ist ausgangsseitig mit dem Setzoder Dateneingabe-Eingang des Flipflops 64 verbunden.
Das UND-Glied 68 erhält an einem seiner Eingänge das
Ausgangssignal ZROS=I des Zählers 44 und an einem weiteren seiner Eingänge das Ausgangssignal POSN-4 des Positionszählers 30 zugeführt. Das Rücksetzsignal RESET des Hauptsystems wird dem Rücksetzeingang R des Flipflops 64 zugeführt. Wenn der Zähler 30 ein zweites mal geladen wird
(das erste Laden ist aufgetreten, als das letzte EDGE-Signal aufgetreten ist), wird die Zählerstellung des
Zählers 44 weitergeschaltet, so daß das Signal ZROS=I
zu einem Verknüpfungssignal 1 wird. Wenn der Positionszähler 30 anschließend eine solche Zählerstellung erreicht, daß das Positionssignal POSN-4 ein Verknüpfungssignal 1 wird und wenn nahezu gleichzeitig damit ein EDGE-Signal auftritt, dann wird das Flipflop 64 gesetzt, wodurch das Vorhandensein einer Spitzenverschiebung angezeigt wird. Dies bedeutet, daß das Ausgangssignal PK-SHFT des Flipflops 64 zu einem Verknüpfungssignal 1 wird.

Die Schalter 70 und 12 steuern das Laden des Positionszählers 30, um die Entscheidungsfunktion des Vergleichers 40 für den Fall einzustellen, daß der Spitzenverschiebung nicht vertraut wird. Bevor auf eine Diskussion darüber
eingegangen wird, wie dies geschieht, sei darauf hingewiesen, daß die Größe der Spitzenverschiebung in Beziehung steht zu den relativen Positionen von Einsen und Nullen in dem Datenstrom. Aus diesem Grunde zeichnet das Schieberegister 60 eine Entwicklung der letzten Datenbits auf.

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Dem Schalter 70 wird als ein Eingangssignal das Ausgangssignal OUT-2 (von der Datenbitstelle zweitniedrigster Wertigkeit) des Schieberegisters 60 zugeführt. Der Schalter 70 weist in entsprechender Weise erste und zweite Auswahleingänge auf, denen die Signale ZROS=I bzw. ZR0S=2 des Zählers 44 zugeführt werden. Dem Schalter 72 werden an ähnlichen bzw. entsprechenden Auswahleingängen die Signale ZROS=I und ZR0S=2 des Zählers 44 zugeführt. Der Schalter 72 weist zwei zusätzliche Eingänge auf, deren erster mit dem Ausgang des UND-Gliedes 74 verbunden ist, welcher mit einem ersten Eingang am Ausgang des Flipflops 64 (PK-SHFT) und mit einem zweiten Eingang am Ausgang OUT-3 des Schieberegisters 60 angeschlossen ist. Dem letzten Eingang des Schalters 72 wird das Ausgangssignal OUT-2 des Schieberegisters 60 nach der Invertierung in dem Inverter 76 zugeführt.

Wenn der Zähler 44 eine Zählerstellung von 0 enthält (ZROS=I=O und ZR0S=2=0), dann gibt der Schalter 1 das Signal OUT-2 an den Eingang POS-SW-1 des UND-Gliedes 38 ab. Der Schalter gibt andererseits das Signal OUT-2 an den Eingang POS-SW-2 des ODER-Gliedes 3b ab. Wenn das Ausgangssignal OUT-2 des Schieberegisters 60 eine Null ist, wird demgemäß der Zähler 30 mit der Zahl 1 geladen, wobei angenommen ist, daß nicht gleichzeitig ein EDGE-Signal auftritt.

Wenn der Zähler 44 eine 1-Zählerstellung enthält (d.h., daß die Signale ZR0S=1=1 und ZR0S=2=0 sind), dann wird die 1 an den Eingang POS-SW-2 des ODER-Gliedes 36 abgegeben, und das Ausgangssignal (PK+3) des UND-Gliedes 74 wird an den Eingang POS-SW-1 des UND-Gliedes 38 abgegeben. Wenn die Spitzenverschiebung durch das Flipflop 64 ermittelt worden ist und wenn das Signal OUT-3 ein Verknüpfungssignal 1 ist, dann wird der Zähler 30 mit einer 3 bzw. Zählerstellung von 3 geladen. Wenn hingegen keine Spitzenverschiebung ermittelt worden ist oder wenn das Signal OUT-3 ein Verknüpfungssignal 0 ist, dann wird der Zähler 3 mit einer 2

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geladen. Auch hierbei ist angenommen, daß keine Gleichzeitigkeit im Auftreten eines Signals EDGE vorliegt.

Wenn der Zähler 44 einen inhalt von 2 aufweist (,was bedeutet, daß die Signale ZROS=I=O und ZR0S=2=1 sind), dann wird der Schalter 72 schließlich eine 1 an den Eingang POS-SW-1 des UND-Gliedes 38 abgeben, und der Schalter 70 wird eine Null an den Eingang POS-SW-2 des ODER-Gliedes abgeben, wodurch in den Zähler 30 eine 1 geladen wird.

Dieser Prozeß des selektiven Ladens des Positionszählers führt im Effekt dazu, daß die Zeitspanne bis zum nächsten Datenentscheidungspunkt entweder verlängert oder verkürzt wird, und zwar in Abhängigkeit vom Zustand des Zählers 44, dem Vorhandensein oder Fehlen der Spitzenverschiebung und der letzten Datenentwicklung, wie sie in dem Schieberegister 60 gespeichert ist.

Es sei darauf hingewiesen, daß eine Zählerstellung von 3 in dem Zähler 44 (was bedeutet, daß die Signale ZROS=I=1 und ZR0S=2=1 vorliegen) ein ungültiger Zustand ist und daher keinerlei Auswirkung auf das Laden des Zählers 30 hat.

Der in Fig. 1 angedeutete Datenraten-Detektor 8 gibt eine Binärzahl ab, die aus Signalen ZONE 0-4 besteht, welche kennzeichnend sind für die Anzahl der Systemtaktperioden, die innerhalb einer mittleren Datenrahmenperiode enthalten sind, die erwartet wird. Wie oben ausgeführt, wird die Systemtaktfrequenz so gewählt, daß sie genau zehn Taktperioden in der festgelegten Nenn-Datenrahmenperiode ist. Der in dem ZONE-FeId bereitzustellende Bereich reicht von 7(01110) bis 11,5 (10111).

Der Datenraten-Detektor erfüllt seine Aufgabe in einem zweistufigen Prozeß. Im ersten Schritt wird eine Zahl bereitgestellt, die die Anzahl der Taktperioden festlegt, welche von den letzten zehn Datenrahmen beansprucht wurden.

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Diese Zählerstellung wird nach jedem Datenrahmen aktualisiert. Die diese Funktion ausführende Anordnung wird als umlaufender 10-Rahmen-Zählgenerator bezeichnet, der in Fig. 4 im einzelnen veranschaulicht ist. Der 10-Rahmen-Zähler wird in binärer Form mit Signalen CIOFR-1 bis CIOFR-128 versorgt. Der zweite Schritt in dem betreffenden Prozeß umfaßt die Abnahme des Ausgangssignals des betreffenden umlaufenden 10-Rahmen-Zählgenerators und die Integrierung dieses Wertes sowie die Decodierung der Endgröße zur Bereitsten ng des Zonenfeldes ZONE. Die Integration ist erforderlich, um eine solche Glättung zu erreichen, daß das betreffende Zonenfeld nicht auf extrem schnelle Änderungen in der Datenrahmenbreite anspricht, die nicht kennzeichnend sind für Datenfrequenzänderungen. Die Anordnung zur Ausführung dieser Integration und Decodierung wird als Mittelungsintegrator bezeichnet; er ist in Fig. 5 im einzelnen dargestellt.

Gemäß Fig. 4 wird die gezeigte Anordnung entweder durch ein Rücksetzsignal von dem Hauptsystem oder durch die Koinzidenz eines Signals POSN-15 von dem Positionszähler (Fig. 3) und dem Fehlen eines Signals ENV-UP her zurückgesetzt. Das Signal POSN-15 wird einem ersten Eingang des UND-Gliedes 80 zugeführt. Das Signal ENV-UP wird einem zweiten Eingang des UND-Gliedes 80 nach Invertierung durch den Inverter 78 zugeführt. Das Ausgangssignal des Verknüpfungsgliedes 80 wird einem ersten Eingang des ODER-Gliedes 82 zugeführt, dessen zweiten Eingang das Systemrückstellsignal RESET zugeführt wird. Das Ausgangssignal des ODER-Gliedes 82 ist für das Zurücksetzen der Anordnung des umlaufenden 10-Rahmen-Zählgenerators mit dem Signal RST-AVE verantwortlich.

Der Binärzähler 88 zählt die Anzahl der Taktsignale, die in jedem Datenrahmen aufgetreten sind, wie ersichtlich, ist die Bitstelle niedrigster Wertigkeit des Zählers 88 fest verdrahtet mit einem Verknüpfungswert 1 beaufschlagt,

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während die Bitstellen der zweit- und vierthöchsten Wertigkeit fest verdrahtet mit einem Verknüpfungssignal O beaufschlagt sind. Auf das Auftreten eines Signals RDY-OUT wird der Zähler 88 über das ODER-Glied 84 mit einer Zählerstellung von 1 geladen. Das dem Zähler 88 zugeführte Taktsignal und das dem ODER-Glied 84 zugeführte Signal RDY-OUT werden den Eingängen des UND-Gliedes 86 zugeführt, so daß dann, wenn der Zähler 88 infolge des Auftretens des Signals RDY-OUT geladen wird, der Inhalt des betreffenden Zählers 88 unmittelbar vor dem Laden über die Ausgänge FCT-1, 2,4,8 zu dem FETR-Register 90 hin übertragen wird. Die Ausgangssignale FCTR-1, 2, 4 und 8 des Registers 90 werden über Inverter 108, 106, 104 bzw. 102 den Eingängen einr-r FIFO-Registerbank 110 zugeführt - bei der die ersten eingegebenen Signale die ersten ausgegebenen Signale sind und in der die Zählerstellungen für zehn Datenrahmen festgehalten werden.

Das Register 116 mit seinen Ausgangssignalen RIOFR-1,2,4,8, 16,32,64,128 wird dazu herangezogen, die Zählerstellung für die letzten zehn Datenrahmen zu speichern.

Ein Addierer 112 ist einerseits mit einer ersten Reihe von Eingängen an den Ausgängen des FIFO-RegistersJ10 angeschlossen, und mit einer zweiten Reihe von Eingängen ist der betreffende Addierer an den Ausgängen des RIOFR-Registers 116 angeschlossen. Auf diese Weise subtrahiert der Addierer 112 die Datenrahmenzählerstellung des zehnten vorangehenden Datenrahmens von den zehn Rahmenzählerstellungen (RIOFR), die in dem Register 116 gespeichert sind. Auf diese Weise wird ein 9-Rahmenzählerstellungssignal CT-9FR-1,2,4,8,16,32,64,128 erzeugt. Ein zweiter Addierer 114 ist mit einer ersten Reihe von Eingängen mit Ausgängen des FCTR-Zählers 90 und mit einer zweiten Reihe von Eingängen mit den Ausgängen des Addierers 112 verbunden. Die beiden Zählerstellungen werden in dem Addierer zusammenaddiert, um eine neue 10-Rahmen-Zählerstellung

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CIOFR-1,2,4,8,16,32,64,128 zu bilden.

Zurückkommend auf den FCT-Zähler 88 sei bemerkt, daß die Ausgangssignale der dritt- und vierthöchsten Wertigkeit (FCT-4, NFCT-8) nach Invertierung mittels der Inverter 92 bzw. 94 dem UND-Glied 96 zugeführt werden, dessen Ausgangssignal ein Eingangssignal für das UND-Glied 98 bildet. Das zweite Eingangssignal für das UND-Glied 98 ist durch das zweithöchste Ausgangssignal (FCT-2) des Zählers 88 gebildet. Der Ausgang des UND-Gliedes 98 ist mit dem Ladesteuereingang des FIFO-Registers 110 verbunden. Die Signale FCT-1 und FCT-2 von dem Zähler 88 her werden außerdem zwei Eingängen des UND-Gliedes 100 zugeführt. Dem dritten Eingang dieses UND-Gliedes wird das Ausgangssignal des UND-Gliedes 96 zugeführt. Das Ausgangssignal des UND-Gliedes 100 ist mit SEQ-3 bezeichnet; es wird in der nachstehend noch näher beschriebenen Art und Weise ausgenutzt.

Die Akkumulation der Zählerstellungen bzw. Zählerstände wird durch einen 4-Bit-Binärzähler 118 gesteuert, der Ausgänge bzw. Ausgangssignale START-1, START-2 und START-8 aufweist. Die Ausgangssignale START-8 und START-2 werden den Eingängen des UND-Gliedes 122 zugeführt. Die Signale START-1 und START-8 werden den Eingängen des UND-Gliedes 124 zugeführt. Das mit RUN bezeichnete Ausgangssignal des UND-Gliedes 122 wird an den Ausgangsfreigabe-Eingang des FIFO-Registers 110 abgegeben und nach Invertierung in dem inverter 126 dem ersten Eingang des UND-Gliedes zugeführt, das ausgangsseitig mit dem Steuereingang des Zählers 118 verbunden ist. Dem zweiten Eingang des UND-Gliedes 120 wird das Signal SEQ-3 von dem UND-Glied 100 her zugeführt. Dem Rücksetzeingang R des Zählers 118 wird das Signal RST-AVE von dem ODER-Glied 82 her zugeführt.

Das Signal START-9 von dem UND-Glied 124 und das RUN-Signal von dem UND-Glied 122 werden an zwei Eingängen des ODER-Gliedes 128 abgegeben, dessen Ausgang mit dem ersten

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Eingang des UND-Gliedes 134 verbunden ist. Das RUN-Signal wird in entsprechender Weise einem ersten Eingang des UND-Gliedes 130 zugeführt. Das Signal SEQ-3 von dem UND-Glied 100 her wird einem zweiten Eingang des UND-Gliedes 134, einem zweiten Eingang des UND-Gliedes 130 und einem ersten Eingang des UND-Gliedes 132 zugeführt. Das Systemtaktsignal bildet das zweite Eingangssignal für das UND-Glied 132, das dritte Eingangssignal für das UND-Glied 130 und das dritte Eingangssignal für das UND-Glied 134. Das Ausgangssignal (SRIOFR) des UND-Gliedes 132 wird dem Takteingang des Registers 116 zugeführt, und das Ausgangssignal (FIFO-UNLD) des UND-Gliedes 130 wird dem Entladeeingang des FIFO-Registers 110 zugeführt. Das Ausgangssignal (SRAV) des UND-Gliedes 134 wird in einer nachstehend noch näher erläuterten Weise ausgenutzt.

In Fig. 5 ist ein Verknüpfungsdiagramm des Mittelungsintegratorbereichs des Datenraten-Detektors veranschaulicht. Der Mittelungs-Integrator akkumuliert eine 40-Rahmenzählerstellung in einem Register 144 (RAV). Dies geschieht dadurch, daß die erste 10-Rahmen-Zählerstellung über den Schalter mit vier multipliziert wird. Sodann ist es erforderlich, dreiviertel der alten 40-Rahmenzählerstellung zu bestimmen und dazu die neue 10-Rahmenzählerstellung hinzuzuaddieren, um eine neue 40-Rahmenzählerstellung festzulegen. Dies geschieht dabei wie folgt. Die in dem RAV-Register 144 enthaltene alte 40-Rahmenzählerstellung wird einer ersten und zweiten Reihe von Eingängen des Addierers 148 zugeführt, um eine Multiplikation mit drei auszuführen. Durch Weglassen bzw. Unterdrücken der beiden Bits niedrigster Wertigkeit am Addiererausgang wird, wie dies aus Fig. 5 ersichtlich ist, eine Verschiebung um zwei vorgenommen, die einer Division durch vier äquivalent ist. Das Addierer-Ausgangssignal stellt daher dreiviertel der existierenden 40-Rahmenzählerstellung dar.

Ein zweiter Addierer 138 addiert den Inhalt des Addierers

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zu der in dem Schalter 136 enthaltenen neuen 10-Rahmenzählerstellung. Der betreffende Schalter 136 ist eingangsseitig an den Ausgängen des Addierers 114 gemäß Fig. 4 angeschlossen. Dem Auswahleingang des Schalters wird das von dem UND-Glied 122 gemäß Fig. 4 erzeugte RUN-Signal zugeführt. Das Ausgangssignal des Addierers bildet die neue 40-Rahmenzählerstellung (RES). Diese neue Zählersteilung wird dann in das Register 114 geladen.

Die sechs Bits höchster V "tigkeit des Ausgangssignals des Addierers 138 werden den Eingängen des Decoders zugeführt, um das Zonenfeldsignal ZONE 0-4 zu bilden. Diese Decodereinheit besteht aus Verknüpfungseinrichtungen, die das Zonenfeld entsprechend der nachstehend angegebenen Tabelle bilden.

Zonen-Decodierung

RES-	Z ΟΝ
512 256 128 64 32 16	Ο 1 2 3 4
0 0 X X X X 0 1 0 OXX 0 10 10 0 0 1 0 10 1 0 10 110 0 10 111 0 110 0 0 0 110 0 1 0 1 1 0 10 0 110 11 0 1 110 0 oiiioi 0 1 1 1 1 X lxxxxx	0 1110 0 1110 0 1110 0 1111 10 0 0 0 10 0 0 1 10 0 10 10 0 11 10 10 0 10 10 1 10 110 10 111 10 111 10 111

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Das sich ergebende Zonenfeld wird in dem Zonen-Register 142 zwischen Aktualisierungen eingespeichert. Dem Takteingang des Registers 142 wird das von dem UND-Glied 132 gemäß Fig. 4 erzeugte SRIOFR-Signal zugeführt. Dem Takteingang des Registers 144 wird das von dem Verknüpfungsglied 134 gemäß Fig. 4 erzeugte SRAV-Signal zugeführt. Den beiden RUcksetzeingängen der Register 142 und 144 wird das von dem ODER-Glied 82 gemäß Fig. 4 erzeugte Signal RST-AVE zugeführt.

Die in Fig. 1 angedeutete Ausgangs-Umsetzeinheit ist in Fig. 6 im einzelnen veranschaulicht. Diese Umsetzeinheit verwendet die Signale, die von den verschiedenen zuvor erläuterten Einheiten bereitgestellt werden. Die betreffende Umsetzeinheit gibt ein Ausgangssignal ab, welches kompatibel ist für die Verwendung durch das Hauptsystem. Das EDGE-Signal und das Ausgangssignal ONE-FF des Flipflops 56 (Fig. 3) werden zwei Eingängen des UND-Gliedes 150 zugeführt, dessen Ausgangssignal an das Register 156 abgegeben wird, ebenso wie das Signal RDY-OUT (Fig.3) sowie das Signal ONE-FF (Fig. 3) und das Signal HLF-EDGE (Fig. 2). Dem Takteingang des Registers 156 wird das Systemtaktsignal zugeführt, und dem Rücksetzeingang R des Registers 156 wird das Ausgangssignal des ODER-Gliedes 154 zugeführt, wobei ein erstes Eingangssignal dem System-Rücksetzeingang und ein zweites Eingangssignal dem System Freigabesignaleingang nach Umsetzung durch den Inverter 52 zugeführt werden. Das Signal ONE-FF bildet das Datenausgangspegelsignal (DTA), wie es oben bereits erläutert worden ist. Ein frühes Fehlersignal (RLY-ERR) wird von dem UND-Glied 160 erzeugt, dem an einem ersten Eingang das in dem Register 156 (RG-RDY) gespeicherte Signal RDY-OUT nach Invertierung dunhden Inverter 158 zugeführt wird und dem an einem zweiten Eingang das in dem Register 156 (RG-ONE) gespeicherte Signal ONE-FF zugeführt wird. Wenn eines der Signale RG-RDY oder RLY-ERR als Verknüpfungssignal 1 auf-

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so

treten sollte, wird von dem ODER-Glied 164 ein Ausgangs-Abtastsignal (SMRK) übertragen. Dem UND-Glied 162 wird an einem ersten Eingang das Signal RG-RDY zugeführt, und einem zweiten Eingang des betreffenden UND-Gliedes wird das in dem Register 156 (RG-EDGE) gespeicherte EDGE-Signal zugeführt. Ein Unbestünntheits-EDGE-Fehlersignal (EDGE-ERR) wird von dem UND-Glied 162 dann erzeugt, wenn das Signal RG-EDGE und Signal RD-RDY gleichzeitig auftreten. Wenn eines der Signale RLY-ERR und EDGE-ERR auftritt, wird ein möglicher Fehlerzeiger (PNTR) von dem ODER-Glied 166 geliefert und mit den Daten übertragen.

Diese Schaltungsanordnung verbleibt dann im nicht betriebsfähigen Zustand ,wenn ein Systemrückstellsignal vorhanden ist oder wenn sich ein Freigabe-Datenwiedergewinnungssignal (ENABLE) von dem Hauptsystem her im Aus- oder NuIl-Zustand befindet.

Durch die Erfindung ist also ein digitales Datenwiedergewinnungssystem bzw. Datenwiederbereitstellungssystem für die Wiedergewinnung bzw. Wiederbereitstellung von in Gruppen codierten Datenbits geschaffen, die auf einem Magnetband gespeichert sind, bei dem eine "1" durch eine Flußumkehrung und eine "0" durch das Fehlen einer Flußumkehrung gekennzeichnet ist, wobei nicht mehr als zwei aufeinanderfolgende Nullen in der Datenaufzeichnung auftreten. Durch eine Eingangs-Verknüpfungsanordnung werden die Übergänge der Eingangsdaten ermittelt, und diese information wird einem HUllkurven- bzw. Envelope-Detektor zugeführt, der eine Feststellung dahingehend trifft, ob nachfolgende Übergänge gültige Daten kennzeichnen. Das Vorhandensein von gültigen Daten gibt einen Datenraten-Detektor frei, der die mittlere Datenrate bestimmt. Eine Ausgangs-Ablaufsteuereinrichtung legt fest, wann ein decodiertes Ausgangsdatenbit erzeugt werden sollte, und außerdem legt diese Ablaufsteuereinrichtung die richtige Polarität des betreffenden Ausgangsdatenbits fest.

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Claims (12)

1. DIPL. ING. HEINZ BARDEHLE München,

   PATHNTANWALT ? 9 4 6 9 9

   Aktenzeichen Mein Zeichen: ^ 297/

   Patentansprüche

   / 1.) Digitales System zur Wiedergewinnung bzw. Wiederbereitstellung von in Gruppen codierten Eingangsdatenbits, die auf einen magnetischen Aufzeichnungsträger in Form von Flußumkehrumren gespeichert sind, unter Decodierung der betreffenden Gruppen mittels Systemtaktsignalen, wobei auf dem magnetischen Aufzeichnungsträger vorhandene Flußumkehrungen kennzeichend sind für Verknüpfungssignale "1", während das Fehlen einer Flußurakehrung kennzeichnend ist für ein Verknüpfungssignal "0", und wobei in der jeweiligen Datenaufzeichnung nicht mehr als zwei aufeinanderfolgende Verknüpfungssignale "0" vorhanden sind, dadurch gekennzeichnet.

   daß eine erste Einrichtung ( 2 ) vorhanden ist, die das Auftreten bzw. Fehlen von Flußumkehrungen feststellt,

   daß mit der ersten Einrichtung eine zweite Einrichtung ( k ) verbunden ist, die das Vorhandensein von gültige Daten darstellenden Flußumkehrungen zu erkennen gestattet,

   daß mit der ersten Einrichtung und der zweiten Einrichtung eine dritte Einrichtung ( 6) verbunden ist, die die Position und Polarität jedes der Ausgangsdatenbits vorherzubestimmen gestattet, daß mit der zweiten Einrichtung und der dritten Einrichtung eine vierte Einrichtung ( 8 ) verbunden ist, die die Datenbitrate zu mitteln gestattet, und daß mit der ersten Einrichtung, der zweiten Einrichtung und der dritten Einrichtung eine Ausgangseinrichtung ( 10) verbunden ist, die die decodierten Daten zu erzeugen gestattet.

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2. 2. System nach Anspruch 1, dadurch gekennzeichnet, dai3 die erste Einrichtung eine fünfte Einrichtung (24) enthält, die Übergänge der Eingangsdaten zu ermitteln gestattet.
3. 3. System nach Anspruch 2, dadurch gekennzeichnet, daß die erste einrichtung eine sechste Einrichtung (28) enthält, die übergänge der Eingangsdaten festzustellen gestattet, welche während der ersten Hälfte einer Systemtaktperiode auftreten.
4. 4. System nach Anspruch 2, dadurch gekennzeichnet, daß die erste Einrichtung eine Filtereinrichtung (14) enthält, die Auslenkungen der Eingangsdaten von kurzer Dauer zu eliminieren gestattet.
5. 5. System nach Anspruch 3, dadurch gekennzeichnet, daß die erste Einrichtung eine Synchronisiereinrichtung (22 ) umfaßt, mit deren Hilfe die Eingangsdaten auf den Systemtakt synchronisierbar sind.
6. 6. System nach Anspruch 3, dadurch gekennzeichnet, daß die dritte Einrichtung eine erste Zähleinrichtung (30) zur Zählung der Anzahl der Taktperioden zwischen aufeinanderfolgenden Eingangsdatenübergä»gen, eine mit der ersten Zähleinrichtung verbundene Vergleichereinrichtung (40 ) zur Erzeugung eines Signals für den Fall, daß der Inhalt der ersten Zähleinrichtung die Anzahl der Taktperioden in einer mittleren Datenperiode überschreitet, und eine Steuereinrichtung umfaßt, mit deren Hilfe die erste Zähleinrichtung mit einer von der vergangenen Entwicklung der Datenbits abhängigen Zahl aus einer Vielzahl von bestimmten Mahlen vorladbar ist.
7. 7. System nach Anspruch 6, dadurch gekennzeichnet, daß

   ein umlaufender 10-Rahmenzählgenerator (110 ) vorgesehen

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   ist, der die Anzahl der von den letzten zehn Datenrahmen verbrauchten Taktperioden zählt, und daß eine Integrationseinrichtung (148) vorgesehen ist, die den Inhalt des umlaufenden 10-Rahmenzählgenerators unter Erzeugung der mittleren Datenrate integriert.
8. 8. System nach Anspruch 7, dadurch gekennzeichnet, daß eine siebte Einrichtung vorgesehen ist, die den umlaufenden 10-Rahmenzählgenerator je üatenrahmen aktualisiert.
9. 9. System nach Anspruch 7, dadurch gekennzeichnet, daß der umlaufende 10-Rahmenzählgenerator eine Subtrahiereinrichtung, welche die Anzahl der Taktperioden in der zehnten unmittelbar vergangenen Datenperiode von der Anzahl der Taktperioden zu subtrahieren gestattet, die von den letzten zehn Datenrahmen beansprucht sind, und eine Addiereinrichtung (112) umfaßt, welche die Anzahl der Taktperioden in dem gerade vergangenen Datenrahmen zu der Anzahl der Taktperioden in den letzten neun Datenrahmen hinzuaddiert.
10. 10. System nach Anspruch 9, dadurch gekennzeichnet, daß die Subtrahiereinrichtung eine zweite Zähleinrichtung (114) zur Zählung der Anzahl der Taktpieroden in jedem Datenrahmen, ein mit der betreffenden zweiten Zähleinrichtung verbundenes FIFO-Register (110) zur Speicherung der Zählerstände, die der Anzahl der Taktperioden in jedem Datenrahmen für die letzten zehn Datenrahmen entsprechen, ein erstes Register (116) zur Speicherung der kumulativen Zahl der Taktperioden in den letzten zehn Datenrahmen und einen Subtrahierer (112) umfaßt, der mit einer ersten Reihe von Eingängen am Ausgang des FIFO-Registers und mit einer zweiten Reihe von Eingängen am Ausgang des ersten Registers angeschlossen ist, derart, daß die Anzahl der Taktperioden

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    in dem zehnten gerade vergangenen Datenrahmen von der kumulativen Anzahl der Taktperioden subrahiert wird.
11. 11. System nach Anspruch 10, dadurch gekennzeichnet, daß die Addiereinrichtung ( 112 ) einen ersten Addierer umfaßt, dem an einer ersten Reihe von Eingängen das Ausgangssignal der zweiten Zähleinrichtung und an einer zweiten Reihe von Eingängen das Ausgangssignal des Subtrahierers zugeführt wird, derart, daß die Anzahl der Taktperioden in dem letzten Datenrahmen zu der Anzahl der Taktperioden in den vorhergehenden neuen Datenrahmen hinzuaddiert wird.
12. 12. System nach Anspruch 11, dadurch gekennzeichnet, daß die Integriereinrichtung ein zweites Register (144) zur Speicherung der akkumulierten Anzahl der Taktperioden in den letzten vierzig Datenrahmen, eine am Ausgang des zweiten Registers angeschlossene Multipliziereinrichtung (136 ) zur Erzeugung von Signalen, die einer binären Darstellung von 75% der 40-Rahmenzählerstellung entsprechen, eine achte Einrichtung zur Speicherung der Anzahl der Taktperioden in den letzten zehn Datenrahmen und einen zweiten Addierer (148 ) umfaßt, dem an einer ersten Reihe von Eingängen das Ausgangssignal der achten Einrichtung und an einer zweiten Reihe von "1"-Eingängen das Ausgangssignal der Multipliziereinrichtung zur Bestimmung einer neuen 40-Rahmenzählerstellung zugeführt wird.

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