DE3621103A1 - Datenverarbeitungssystem mit einem codierer, einem decodierer und einer schreibvorausgleichsschaltung, das einen lauflaengenbegrenzten code verwendet - Google Patents

Description

Die Erfindung betrifft ein Datenverarbeitungssystem, das einen lauflängenbegrenzten Code verwendet und einen Codierer, einen Decodierer und eine Schreibvorausgleichsschaltung aufweist.

Bei bekannten Datenverarbeitungssystemen werden lauflängenbegrenzte (RLL) Codes verwendet, um digitale Daten mit hoher Dichte aufzeichnen zu können. Um die gewünschte Aufzeichnung mit hoher Dichte unter Verwendung des RLL-Codes zu erzielen, werden die Datenbits während des Aufzeichnungsmodus in codierte Bits umgewandelt, so daß eine gesteuerte Anzahl von NULLEN zwischen den EINSEN bei den codierten, aufzuzeichnenden Daten auftritt. Beim Auslesen werden die codierten, gespeicherten Daten in gelesene Datenbits umgewandelt. In jedem Fall werden Schaltungen mit kombinatorischer Logik verwendet, um die Umwandlung zu bewerkstelligen. Bei solchen Systemen stellen der Codierer und der Decodierer in der Regel getrennte Schaltkreise dar. Sind diese jedoch kombiniert, so ist eine umfangreiche Schaltung erforderlich. Außerdem ist bei Datensystemen, bei denen die Datenbits zur Aufzeichnung dicht gepackt werden, ein Schreibvorausgleich erforderlich, um die Datenbits relativ zu den definierten Taktimpulsen zu verschieben, d.h. zu verzögern oder zu beschleunigen, so daß die aufzuzeichnenden Bits innerhalb der vorgeschriebenen Zeitschlitze oder Fenster richtig registriert werden.

Gegenwärtig besteht ein Trend darin, die Plattenlaufwerke kompakter zu machen, so daß ein Plattensystem mit hoher Kapazität einen sehr geringen Platz benötigt. Demzufolge ist es notwendig, daß die Größe der elektrischen Schaltung und die Anzahl der Komponenten, wie auch die Größe und Anzahl der Teile reduziert werden, um dieses Ziel zu erreichen.

Die US-PS 43 37 458 ist kennzeichnend für eine Codier- Decodierschaltung, die von einem RLL-Code Gebrauch macht. Diese Vorrichtung weist jedoch keine Schreibvorausgleichsschaltung auf, die im allgemeinen zur richtigen Aufzeichnung der Datenbits in den vorgeschriebenen Zeitschlitzen oder Fenstern erwünscht ist. Bei dieser bekannten Vorrichtung werden separate Schaltkreiselemente zum Codieren und Decodieren der Daten benutzt, wodurch sich ein System ergibt, das in der Regel sieben Schieberegister und zwei Festspeicher benötigt. Außerdem sind die Codetabellen, die für die RLL- Codierung verwendet werden, beim Stand der Technik nicht direkt mit dem Standard-Nachrichtenformat kompatibel, das von der Plattenlaufwerkindustrie verwendet wird. Die von der Industrie benutzte Standardkopfetiketteninformation stellt ein fortlaufendes Muster aus NULLEN dar. Somit steht die bekannte Vorrichtung nicht mit dem Standardmuster in Einklang, und ein Wort muß in den Datenstrom eingefügt werden, um eine Synchronisierung des Decodierers zu ermöglichen. Bei der bekannten Vorrichtung wird eine lange Zeichenfolge aus fortlaufenden Nullen mit einem Codewort codiert, das eine Vielzahl von binären EINSEN pro Wort enthält. Demzufolge weist der Decodierer keine eindeutige Art der Synchronisierung seiner Wortgrenzen mit jenen des hereinkommenden Codes auf, und ein spezielles Wort-Synchronisationszeichen muß zur Erzielung einer Synchronisation geschrieben werden.

Der Erfindung liegt die Aufgabe zugrunde, ein Datenverarbeitungssystem vorzuschlagen, das einen RLL-Code verwendet und bei dem der Codierer und der Decodierer gemeinsame Schaltkreise teilen, wodurch das Ausmaß der für diese Funktionen erforderlichen Schaltung wirksam verringert werden kann. Ferner soll eine Vorrichtung und ein Verfahren zur Durchführung eines modifizierten RLL-Codes vorgeschlagen werden, um eine Synchronisierung des Decodierers in einer vereinfachten Art und Weise vornehmen zu können. Außerdem soll die Kombination der Codier-, Decodier- und Schreibvorausgleichsfunktion in einer Vorrichtung vorgesehen werden.

Diese Aufgabe wird durch die Merkmale des Patentanspruches 1 gelöst. Vorteilhafte Ausgestaltungen der Erfindung sind Gegenstand der Unteransprüche 2 bis 10.

Gemäß der Erfindung weist der für eine magnetische Aufzeichnung brauchbare Datenverarbeitungsschaltkreis einen Codierer und einen Decodierer auf, wobei zwei Schieberegister für das Codier-Decodiernetzwerk zur Handhabung der Daten und des Codes gemeinsam vorgesehen sind. Der Datenverarbeitungsschaltkreis umfaßt auch eine mit den Schieberegistern gekoppelte Schreibvorausgleichsschaltung.

Bei einem bevorzugten Ausführungsbeispiel wird ein modifizierter 1,7 RLL-Code verwendet, der bei einer Rate bzw. Frequenz von 2/3 arbeitet. Der modifizierte Code ermöglicht eine eindeutige Decodierung eines codierten Datenstroms, der eine fortlaufende Folge von 00 Datenwörtern darstellt. Eine modifizierte Codetabelle ermöglicht eine direktere Abbildung der Daten- und Codewörter relativ zueinander, wodurch weniger und im geringeren Maße komplexe Teile zur Durchführung der Funktion erforderlich sind.

Die Erfindung wird nachstehend anhand der Zeichnung näher erläutert. Es zeigt:

Fig. 1 ein schematisches Blockdiagramm des erfindungsgemäßen Codier-Decodiernetzwerkes, das eine Schreibvorausgleichsschaltung aufweist;

Fig. 2 ein schematisches Blockdiagramm eines dreistufigen Zählers, der zur Erzeugung der Taktsignale für den in Fig. 1 gezeigten Schaltkreis Verwendung findet; und

Fig. 3 eine Reihe von Wellenformen, die die Ausgangssignale der Schaltung gemäß Fig. 2 wiedergibt.

Wie aus Fig. 1 ersichtlich, weist das Datenverarbeitungssystem ein Daten-Schieberegister 10, das z.B. während des Schreibmodus oder der Aufzeichnung der Daten von einem Steuergerät in serieller Form Schreibdatensignale empfängt. Das System umfaßt ein Daten-Schieberegister 10 und ein Code-Schieberegister 12, eine Codierlogik und eine Decodierlogik sowie eine Schreibvorausgleichs-Logikschaltung 38.

Wie aus den Fig. 2 und 3 ersichtlich, werden die Taktsignale für das System durch einen Bezugstakt (Fig. 3a) erzeugt, der von einem phasenstarren Oszillator erhalten werden kann. Der Bezugstakt wird mit Hilfe eines Flip-Flops 52 unterteilt, um einen Taktimpuls QA (Fig. 3b) in Erwiderung auf ins Positive verlaufende Übergänge des Taktsignals zu erhalten. Der Taktimpuls QA synchronisiert das Code-Schieberegister 12 und bistabile Multivibratoren oder Flip-Flops 24, 26 und 28 (Fig. 1) mit dem System. Ferner wird ein Taktimpuls QB (Fig. 3c) zum Takten der Daten mit 2/3 der Frequenz des Codetaktes QA erzeugt, und zwar mit Hilfe negativer UND-Glieder 54 und 56, die jeweils drei Eingänge aufweisen, einem ODER- Glied 58 und einer Flip-Flop-Schaltung 60. Positive und negative Übergänge eines Worttakts QC (Fig. 3d) werden am Ausgang des Flip-Flops 62 mit der halben Frequenz des Datentakts QB erzeugt.

Befindet sich das Flip-Flop 52 in einem gesetzten Zustand, so liefert dieses an das negative UND-Glied 56 ein Eingangssignal und sieht das Codetaktsignal QA vor, das die zeitliche Steuerung des Code-Schieberegisters 12 vornimmt. Befindet sich das Flip-Flop 52 im rückgesetzten Zustand, so liefert dieses ein Signal an das negative UND-Glied 54. Das UND-Glied 54 empfängt auch ein Worttaktsignal QC, das am Ausgang des Flip-Flops 62 erzeugt wird, wohingegen das UND-Glied 56 das invertierte Worttaktsignal -QC empfängt. Die dritte Eingangsgröße für die negativen UND-Glieder 54 und 56 wird vom Flip-Flop 60 abgeleitet, das den Datenschieberegistertakt QB in Erwiderung auf den Bezugstakt erzeugt. Das Flip-Flop 60 empfängt während der Setz- und Rücksetzperioden des Flip-Flops 52 über ein ODER-Glied 58 eine alternierende Ausgangsgröße vom UND-Glied 56 und 54.

Die beim bevorzugten Ausführungsbeispiel verwendeten Schieberegister stellen Industriestandard-Universal-Schieberegister mit emittergekoppelter Logik (Typen-Nr. 10141) dar. Diese Bauteile können verschiedene Operationen bzw. Funktionen ausführen, wobei für dieses System jedoch nur die zwei nachstehenden Funktionen erforderlich sind:
A) Befindet sich der Eingang S 1 auf niedrigem Pegel, so lade parallel 4 Bits über die Eingänge D 0 bis D 3, oder
B) befindet sich der Eingang S 1 auf hohem Pegel, so verschiebe nach links, wodurch das Bit, das in der Zelle N war, zur Zelle N+1 und die Eingangsgröße DL in die Zelle Q 0 verschoben wird. Welche Funktion auch immer durch S 1 ausgewählt wird, so wird diese mit der Anstiegsflanke der CLK-(Takt)-Eingangsgröße gestartet.

Während der Schreibmodusoperation werden die Schreibdaten synchron mit dem Datentakt QB kontinuierlich in das Daten- Schieberegister 10 eingeschoben. Das Schieberegister 10 wird durch ein auf hohem Pegel befindliches -READ GATE-(Lese- Steuer-)-Signal im Schiebemodus gehalten, das über ODER- Glieder 36 und 48 an den Steuereingang S 1 des Schieberegisters 10 übertragen wird. Die Schreibdaten werden mit Hilfe einer Logikschaltung codiert, die, wie aus Fig. 1 ersichtlich, UND-Glieder 14, 16 und 18, ein ODER-Glied 20 und ein negatives UND-Glied 22 aufweist.

Die Codierlogikschaltung bewirkt die Codierung der Schreibdaten und führt den Vorgriff durch Abtasten der Bits D 0 und D 1 des Datenworts aus. Der bei diesem bevorzugten Ausführungsbeispiel verwendete RLL-Code wird durch die folgenden Tabellen I und II wiedergegeben.

Tabelle I

Tabelle II

Die Tabelle I wird immer dann verwendet, falls ein Datenwort D 0 bis D 3 während des Schreibmodus erkannt oder ein Codedoppelwort C 0 bis C 5 in den definierten Folgen abgetastet wird. Ansonsten wird der Code der Tabelle II ausgeführt, so daß nur ein Einzelwort zu irgendeinem gegebenen Zeitpunkt codiert oder decodiert wird. Dieser RLL-Code ermöglicht eine eindeutige Decodierung eines codierten Datenstroms, der eine kontinuierliche Folge von 00 Datenwörtern darstellt.

Während des Betriebs speichert das Daten-Schieberegister 10 vier Datenbits D 0 bis D 3, die der Codierlogikschaltung zugeführt werden. Tritt der Status der vier Bits in irgendeiner der Folgen auf, die in Tabelle I unter D 0 bis D 3 der "DATEN- WORT"-Spalte aufgelistet sind, so bewirkt dann die Codierlogik eine Codierung der Daten in eine Doppelwortfolge C 0 bis C 5, wie dies unter "CODEWORT" in Tabelle I dargelegt ist.

Sowohl der Einzelwortcode in Tabelle II als auch der Doppelwortcode in Tabelle I werden durch die Codierlogik ausgeführt, die über Schreibdatenleitungen WD 0 bis WD 3 einen kontinuierlichen Strom von Datenbits vom Daten-Schieberegister 10 empfängt. Das UND-Glied 14 ist an die Schreibdatenleitungen WD 1 und WD 2 angeschlossen, die den Schreibdatenbits D 1 und D 2 entsprechen. Liegen binäre "EINSEN" vor, so führt das UND-Glied 14 ein negatives oder niederpegeliges Signal dem UND-Glied 16 und ein positives oder hochpegeliges Signal dem UND-Glied 18 zu.

Das UND-Glied 16 empfängt auch ein Signal mit einer sich auf das Datenbit D 2 beziehenden Polarität. Wird das UND-Glied 16 durch ein hochpegeliges Signal vom UND-Glied 14 aktiviert, so sendet dieses den Pegel des Schreibdatenbits WD 2 über das ODER-Glied 20 zum Schreibcodebit WC 3. Umgekehrt empfängt das UND-Glied 18 ein sich auf den Zustand des Schreibdatenbits WD 0 beziehendes Signal, und wird dieses durch ein hochpegeliges Signal vom UND-Glied 14 aktiviert, so sendet das UND-Glied 18 über das ODER-Glied 20 den Zustand des Schreibdatenbits WD 0 zum Schreibcodebit WC 3. Einem negativen UND- Glied 22 wird ein Signal vom ODER-Glied 20 zusammen mit einem Signal von der Schreibregisterstufe Q 3, die dem Bit WD 3entspricht, zugeführt. Werden zwei binäre NULLEN abgetastet, so liefert das negative UND-Glied 22 ein Schreibcodebit WC 4 gleich "EINS" an die Stufe D 1 des Code-Schieberegisters 12. Gleichzeitig wird der Status des Bits bei der Stufe Q 3 des Daten- Schieberegisters 10 der Stufe D 2 des Code-Schieberegisters 12 als Schreibcodebit WC 5 zugeführt. Das ODER-Glied 20 sieht ebenso ein Schreibcodebit WC 3 an der Stufe D 0 des Code- Schieberegisters 12 vor. Die Eingangsgröße D 0, D 1 und D 2 werden parallel in das Code-Schieberegister 12 geladen.

Während des Codiervorganges werden die Schreibdaten mit Hilfe des Datentakts QB kontinuierlich in das Daten-Schieberegister 10 eingeschoben und entsprechend den Codetabellen kodiert, die durch die folgenden Gleichungen wiedergegeben werden können:

(1) C5 = D3

(2) C4 = -C5·-C3

(3) C3 = D2·[-(D1·D2)]+D0(D1·D2)

(4) C2 = C1 = C0 FALLS D1·D2=1,

andernfalls codiere als nachfolgendes Wort

Die ersten drei Gleichungen werden direkt in der kombinatorischen Codierlogik ausgeführt, während die letzte Gleichung (4) mittels eines Flip-Flops 40 ausgeführt wird, das das Datentaktsignal QB über ein ODER-Glied 44 und ein vom UND- Glied 14 abgeleitetes Ladesperrsignal über ein UND-Glied 42 empfängt. Das Ladesperrsignal unterbindet das Laden des Code-Schieberegisters 12 während der zweiten Hälfte des Doppelworts, falls zwei benachbarte binäre EINSEN an den Schreibdatenleitungen WD 1 un WD 2 anliegen. In einem solchen Fall wird die zweite Hälfte eines codierten Doppelworts, die drei aufeinanderfolgenden binären NULLEN entspricht, in serieller Form verschoben. Während des Schreibvorganges befindet sich die READ CODE-(Lesecode)-Leitung in einem niederpegeligen Zustand, wodurch den Bits, die eingeschoben werden sollen, der Wert 0 zugeteilt wird. Liegen keine zwei benachbarte binäre EINSEN im Daten-Schieberegister 10 bei D 0 und D 1 vor, so wird dann der Code der Tabelle II ausgeführt.

Die Flip-Flops 24, 26 und 28 werden durch den Codetakt QA getaktet, überschreiten die Länge des Code-Schieberegisters 12 um drei Bits und sehen zwei dieser Bits für die Schreibvorausgleichs- Logikschaltung 38 vor. Zusätzlich empfängt die Schreibvorausgleichs-Logikschaltung 38 ein Datenbit WRQ 2 von der Stufe Q 2 des Code-Schieberegisters 12. Ein Schreibvorausgleich wird mit Hilfe der Logikschaltung 38 vorgesehen, die Datenbits von dem Flip-Flop 24, dem Flip-Flop 28 und dem Code-Schieberegister 12 empfängt. Wann immer ein Datenbit im Flip-Flop 24 vorliegt, wird ein Schreibbit -Q 4 zur Schreibvorausgleichs-Logikschaltung 38 gesandt. Während des Schreibmodus liefert das Code-Schieberegister 12 ein codiertes Schreibbit von der Stufe Q 2 zur Logikschaltung 38. Das Bit von der Stufe Q 2 wird außerdem in einem Inverter 50 invertiert und dann an die Logikschaltung 38 angelegt. Gleichzeitig liefert das Flip-Flop 24, falls es sich im negativen Zustand befindet, ein Schreibdatenbit -Q 4 an die Logikschaltung 38. Das Flip-Flop 28 erzeugt sowohl ein positives Schreibdatenbit Q 6 als auch ein negatives Schreibdatenbit -Q 6 für die Logikschaltung 38. Die Schreibvorausgleichs- Logikschaltung betrachtet die Zustände der Signale Q 2, Q 4 und Q 6, die vom Code-Schieberegister 12, dem Flip-Flop 24 bzw. dem Flip-Flop 28 abgeleitet wurden. Das Schreibdatenbit -Q 4 wird entsprechend den Zuständen der nebeneinanderliegenden Bits Q 2 und Q 6 beschleunigt oder verzögert.

Während des Lesemodus werden die codierten, gelesenen Signale, die vom Speichermedium mit Hilfe des Steuergeräts erhalten wurden, kontinuierlich und seriell längs der READ- CODE-(Lesecode)-Leitung in das Code-Schieberegister 12 befördert. Um das Code-Schieberegister 12 zu veranlassen, den gelesenen Code synchron mit dem Codetakt QB kontinuierlich zu verschieben, wird zum Setzen des Flip-Flops 40 ein READ- GATE-(Lesesteuer-)-Signal zugeführt. Der somit am Ausgang Q des Flip-Flops 40 erzeugte hohe Pegel wird über das ODER- Glied 40 dem Eingang S 1 des Code-Schieberegisters 12 zugeleitet. Die vorstehend aufgelisteten Codetabellen werden zur Decodierung der codierten, gelesenen Signale verwendet, und zwar durch die kombinatorische Logik, die die nachfolgenden Gleichungen verwendet:

(1) D3 = C5

(2) D2 = C3+(-C2·-C1·-C0)

(3) D1 = -C2·-C1·-C0

(4) D0 = C3

Die gelesenen Daten werden mit Hilfe des Decodier-Logikschaltkreises decodiert, der ein negatives UND-Glied 30 (entsprechend der Gleichung (3)) und ein ODER-Glied 32 (entsprechend der Gleichung (2)) aufweist. Der Decodierlogikvorgriff wird durch das negative UND-Glied 30 bewerkstelligt, das die Decodierlogik zwischen der der Tabelle I oder der Tabelle II entsprechend ändert, und zwar in Abhängigkeit davon, ob drei Nullen an den Stellen RC 0 bis RC 2 abgetastet wurden oder nicht.

Ein invertiertes READ-GATE-Signal wird einem ODER-Glied 36 zugeführt, das auch einen Worttakt QC empfängt. Die Ausgangsgröße des ODER-Glieds 36 wird über das ODER-Glied 48 geleitet, wodurch ein Sperrladesignal S 1 für das Daten- Schieberegister 10 vorgesehen wird. Ein negatives UND-Glied 34 mit drei Eingängen empfängt Signale von der Stufe Q 3 des Code-Schieberegisters 12 und von den Flip-Flops 24 und 26. Die Flip-Flops 24 und 26 werden mit Hilfe des Codetaktes QA getaktet und durch die Ausgangsgröße der Stufe Q 3 des Code- Schieberegisters 12 aktiviert. Die Ausgangsgröße des negativen UND-Glieds 34 wird dem ODER-Glied 48 zugeführt. Die Ausgangsgröße des ODER-Glieds 48 wird vorgesehen, um den Betrieb des Daten-Schieberegisters 10 während des Datentakts QB im Hinblick auf das Schieben und Laden der decodierten, gelesenen Signale zu steuern, die vom Code-Schieberegister 12, vom negativen UND-Glied 30 und vom ODER-Glied 32 empfangen wurden.

Der Status der ausgelesenen Datenbits Q 0 bis Q 3 im Code-Schieberegister 12 wird nach dem Anlegen des Taktimpulses QA an den Ausgang gelegt. Der Taktimpuls wird auch dem Flip-Flop 24, dem Flip-Flop 26 und dem Flip-Flop 28 zur Synchronisierung der Ausgangsgrößen der gelesenen Datenbits der Flip-Flops mit dem Code-Schieberegister 12 angelegt. Die drei Bits Q 0, Q 1 und Q 2 am Ausgang des Code-Schieberegisters 12 werden als gelesene, codierte Bits RC 0, RC 1 und RC 2 angesehen und dem negativen UND-Glied 30 der Decodierlogik zugeführt. Das gelesene Datenbit RD 1 wird vom negativen UND- Glied 30 direkt dem Daten-Schieberegister 10 angelegt. Das Datenbit RD 2 wird vom negativen UND-Glied 30 über das ODER- Glied 32 oder vom gelesenen, codierten Bit RC 3 erhalten, das vom Code-Schieberegister 12 abgeleitet wird.

Die Decodierlogik betrachtet effektiv sechs ausgelesene Datenbits Q 0 bis Q 5. Erkennt das UND-Glied 30 drei aufeinanderfolgende binäre NULLEN bei den codierten, gelesenen Bits RC 0, RC 1 und RC 2, so bestimmen dann die Logik-Glieder 32, 34 und 36, die die Decodierfunktion ausführen, daß das Doppelwort der Tabelle I verwendet wird. Beim Schreibmodus wird während des Lese-(oder Decodier-)Modus ein Ladesperrsignal erzeugt, um ein Überschreiben der zweiten Hälfte eines Doppelwort-Decodierteils zu verhindern. Das negative UND- Glied 34 erzeugt das Ladesperrsignal, falls dieses drei NULLEN an den Lesecodestellen RC 3, RC 4 und RC 5 abtastet. Die zeitliche Steuerung dieser Nullen stimmt überein, falls das nächste Laden im Falle eines Einzelworts oder der ersten Hälfte eines nachfolgenden Doppelworts normalerweise gestattet würde. Die ODER-Glieder 36 und 48 ermöglichen eine Steuerung des Schiebevorgangs des Daten-Schieberegisters 10 während des Schreibmodus und zu Zeiten, die nicht als Wortgrenzen definiert sind.

Mit Hilfe des erfindungsgemäßen Schaltkreises kann das Ausmaß und die Komplexität der für die Ausführung der Codierung und Decodierung erforderlichen Schaltungskomponenten wirksam verringert werden. Der Schreibvorausgleich wird unter Verwendung von Logikelementen ausgeführt, die in den Codier- und Decodierkanälen eingebaut sind. Der Schaltkreis wird im Hinblick auf seine Abmessungen wesentlich reduziert, was deren Aufnahme in kleine Plattenlaufwerke ermöglicht. Die Erfindung kann jedoch nicht nur bei Plattenlaufwerken oder magnetischen Aufzeichnungsvorrichtungen sondern auch bei anderen Systemen, wie z.B. bei digitalen Übertragungseinrichtungen, Anwendung finden.

Claims (10)

1. Schaltkreis für die Verarbeitung von Datensignalen, gekennzeichnet durch ein Daten-Schieberegister (10) zur Aufnahme von Schreibdatenbits während eines Schreibmodus, ein Logiknetzwerk (14, 16, 18, 20, 22) zum Codieren der Datenbits mittels eines lauflängenbegrenzten Codes, ein mit dem Codierlogiknetzwerk gekoppeltes Code-Schieberegister (12) zum Laden und Verschieben der codierten Schreibdatenbits, eine mit dem Ausgang des Code-Schieberegisters (12) gekoppelte Schreibvorausgleichs-Logikschaltung (38) zum Beschleunigen oder Verzögern der codierten Datenbits und eine Taktsignalquelle (QA, QB) zum Synchronisieren des Code- Schieberegisters (12) und des Daten-Schieberegisters (10), so daß nur gültige Datenbits zur Schreibvorausgleichs-Logikschaltung (38) gelangen.

2. Schaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß die Datenbits entweder in ein Einzelwort mit einer vorbestimmten Anzahl an codierten Bits oder in ein Doppelwort mit der doppelten Anzahl an codierten Bits codiert werden.

3. Schaltkreis nach Anspruch 2, dadurch gekennzeichnet, daß das Code-Schieberegister (12) eine Anzahl an Bits verschiebt, die die erste Hälfte oder die letzte Hälfte eines Doppelworts bilden.

4. Schaltkreis nach Anspruch 2, dadurch gekennzeichnet, daß die Wörter während des Schreibmodus parallel in das Code-Schieberegister (12) geladen werden und daß für den Fall, daß alle Bits einer Hälfte des codierten Worts identisch sind, Bits mit dem gleichen Wert seriell in das Code-Schieberegister (12) eingeschoben werden.

5. Schaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß ferner vorgesehen sind: eine Quelle für codierte, ausgelesene Bits, eine Einrichtung für die Zufuhr der codierten, ausgelesenen Bits zum Code-Schieberegister (12), ein mit dem Code-Schieberegister (12) gekoppeltes Logiknetzwerk (30, 32, 34, 36) zum Decodieren der codierten Bits und eine Einrichtung für die Zufuhr der decodierten Bits zum Daten-Schieberegister (10), so daß zurückgewonnene, gelesene Datenbits in Erwiderung auf die Taktsignale vom Daten-Schieberegister (10) durchgelassen werden.

6. Schaltkreis nach Anspruch 5, dadurch gekennzeichnet, daß eine Einrichtung zum Decodieren eines Doppelworts vorgesehen ist, falls ein definiertes Muster abgetastet wird, und daß im Falle, daß kein Doppelwort abgetastet wird, ein Einzelwort decodiert wird.

7. Schaltkreis nach Anspruch 5, dadurch gekennzeichnet, daß das Daten-Schieberegister (10) und das Code-Schieberegister (12) sowohl für den Schreibmodus als auch den Lesemodus in Kombination mit dem Codierlogik- und Decodierlogiknetzwerk (14, 16, 18, 20, 22 bzw. 30, 32, 34) verwendet werden.

8. Schaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß das Logiknetzwerk seriell verbundene Flip-Flops (24, 26, 28) aufweist, die zwischen das Code-Schieberegister (12) und die Schreibvorausgleichs-Logikschaltung (38) gekoppelt sind.

9. Schaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß die Schreibdatenbits in serieller Weise in das Daten-Schieberegister (10) geladen werden und das Daten-Schieberegister (10) ein Datenwort mit einer bestimmten Anzahl von Bits auf einmal speichert, und daß eine Einrichtung vorgesehen ist, die die letzte Hälfte der vorbestimmten Anzahl von Bits abtastet, so daß das Codierlogiknetzwerk die Datenbits in Einzelwörter oder Doppelwörter codiert.

10. Schaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß das Codieren so ausgeführt wird, daß ein codiertes Doppelwort erzeugt wird, falls eine bestimmte Datenfolge abgetastet wird, und daß dann, wenn keine definierte Datenfolge erkannt wird, ein codiertes Einzelwort erzeugt wird.