DE2624101C3 - Decodierverfahren für einen HDB-Decoder - Google Patents

Description

Die Erfindung bezieht sich auf ein Decodierverfahren für einen HDBn-Decoder und auf einen HDB/i- und HDB3-Decoder, die in einer für dieses Decodierverfahren geeigneten Weise aufgebaut sind

Für die Schnittstellen zwischen Systeiaeinheiten der s unteren Hierarchiestufen von digitalen Übertragungssystemen wird zur Zeit der HDB3-Code bevorzugt angewendet Der HDB3-Code ist ein gefüllter, pseudoternärer Code, der nach folgenden Regeln aus einem binären Signal gebildet wird: Gruppen von jeweils vier unmittelbar aufeinanderfolgenden Nullen des Binärsignals werden durch Kombinationen ersetzt, die auch Einsen enthalten. Eine solche Kombination besteht aus der Folge 000 V, wenn das binäre Signal zwischen zwei Einsetzungsstellen eine ungerade Anzahl von Einsen enthält Sind zwei Einsetzungsstellen dagegen durch eine geradzahlige Anzahl von Einsen getrennt, so wird die zweite Gruppe aus vier Nullen durch die Kombination 500 V ersetzt Bund V haben den Binärwert Eins. Auf die Einsetzung erfolgt die Umwandlung in ein pseudoternäres Signal, in dem jede binäre Null als pseudoternäre Null und jede binäre Eins — einschließlich der S-Siellen — abwechselnd als positiver oder negativer Impuls gesendet werden. Ausgenommen von dieser Bipolaritätsregel sind nur die durch Versetzten binären Nullen. Ein V wird immer als Impuls der gleichen Polarität wie der zuletzt gesendete Impuls — einschließlich B — gesendet Durch diese Regel bilden alle eingesetzten V-Impulse für sich eine streng bipolare Folge. Ebenso bilden alle übrigen Impulse (Nutzimpulse und eingesetzte ß-Impulse) zusammen eine streng bipolare Folge.

In F i g. 1 ist eine Impulsfolge im AMI-Code (mittlere Reihe), das ist ein Code, der bisher für die PCM-Übertragung häufig verwendet wird und bei dem insbesondere bei der Datenübertragung gelegentlich Folgen von mehreren Nullen auftreten, und eine Impulsfolge im HDB3-Code (untere Reihe) dargestellt Vergleicht man die Polarität der Impulse einer gegebenen Folge im AMI-Code mit der Polarität der Signalimpulse der gleichen Folge im HDB3-Code, so erkennt man, daß das Einsetzen von V-Impulsen keinen Einfluß auf die Polarität der Signalimpulse hat. Im Gegensatz hierzu wird nach jedem Ä-Impuls die Polarität der Signalimpulse invertiert Würden im HDB3-Decoder nur die B- und V-Impulse aus dem empfangenen Signal entfernt, so verbliebe eine pseudoternäre Folge mit Bipolaritätsverletzungen nach jedem unterdrückten B-Impuls. Um diese Verletzungen zu vermeiden, wird stets mit der Decodierung eine Umwandlung in ein Binärsignal so verbunden. In diesem Fall ist jedoch eine Überwachung des Decoders nicht möglich.

So ergibt sich durch die Anwendung der HDB3-Codes als Schnittstellencode folgendes Problem: In jeder Hierarchiestufe werden die digitalen Grundleitungen — eine Grundleitung umfaßt alle Übertragungseinrichtungen von der Bildung des betrachteten Multiplexsignals bis zu dessen Auflösung — grundsätzlich über ein dem Digitalsignal bei der Multiplexbildung hinzugefügtes Synchronwort überwacht. HDBn-Coder und -Decoder können durch ein Synchronwort jedoch nur dann überwacht werden, wenn es mindestens π + 1 Nullen in unmittelbarer Folge aufweist. Führt eine digitale Grundleitung über mehrere Codes, so wird die Fehlereingrenzung sehr schwer, solange es keine &ϊ ausreichende Überwachung gibt. Eine Überwachung des Coders kann durch eine Überwachung der HDB-Regeln erfolgen, eine Überwachung des Decoders jedoch nicht Dabei ist eine solche besonders wichtig, denn ist der Decoder nicht mehr in der Lage, die eingesetzten B- und/oder V-Impulse zu löschen, so wird die Fehlerhäufigkeit in den Informationszeitschlitzen aussteuerungsabhängig, während die Rahmenkennwortüberwachung keinen Fehler bemerkt

Der Erfindung liegt die Aufgabe zugrunde, eine Lösung anzugeben zur Überwachung der Funktionsweise eines H DBn-Decoders.

Diese Aufgabe wird gemäß der Erfindung in der Weise gelöst, daß eine empfangene Impulsfolge im HDBa-Code zunächst in eine unipolare Impulsfolge für alle positiven Übertragungsimpulse und eine zweite unipolare Impulsfolge für alle negativen Übertragungsimpulse umgewandelt wird und beide Impulsfolgen im Decoder getrennte Wege mit gleichen Einrichtungen zu getrennten Ausgängen durchlaufen, daß die Impulsfolgen; im Decoder auf eingesetzte Impulse nach der HDBn-Regel untersucht werden und bei entsprechender Impulsfolge in beiden Wegen eine Löschung der eingesetzten Impulse und beim Auftreten von V- und Ä-Impulsen eine Umschaltung zur ausgangsseitigen Umschaltung der Übertragungswege erfolgt und daß an den Ausgängen durch eine Überwachung der Bipolaritätsregel der beiden unipolaren Impulsfolgen eine Überwachung von Übertragungsstrecke und Decoder vorgenommen wird.

Ein HDBn-Decoder mit einer solchen Überwachung enthält in vorteilhafter Weise zwei Schieberegisterketten mit π + 2 Stufen, denen die beiden durch Aufteilung aus der empfangenen HDBn-Folge gewonnenen unipolaren Impulsfolgen zugeführt werden, eine Prüfeinheit zur Untersuchung der Impulsfolge auf eingesetzte Impulse, einen zwischen der (n + l)-tenund(7j + 2)-ten Stufe der Schieberegisterketten angeordneten Umschalter zur ausgangsseitigen Umschaltung der Übertragungswege und eine an die Ausgänge der Übertragungswege angeschlossene Überwachungseinheit zur Überwachung von Bipolaritätsverletzungen mit einem Ausgang für Fehlerimpulse.

Ein HDB3-Decoder für ein entsprechendes Decodierverfahren ist in vorteilhafter Weise so ausgebildet, daß eine erste fünfstufige Schieberegisterkette aus fünf D-Flipflops und eine zweite fünfstufige Schieberegisterkette aus fünf D-Flipflops vorgesehen sind,
daß die D-Eingänge der jeweils ersten Stufe der beiden Schieberegisterketten mit den Eingängen für die durch Aufteilung aus der empfangenen HDB3-Folge gewonnenen unipolaren Impulsfolgen und die auslösenden Eingänge aller Stufen der beiden Schieberegisterketten miteinander und mit dem Eingang für das Taktsignal verbunden sind,

daß Gatterkombinationen aus Exklusiv-Oder-Gattern mit zwei Eingängen und Nand-Gattern mit acht Eingängen vorgesehen sind, von denen die Eingänge der Exklusiv-Oder-Gatter mit dem invertierenden Ausgang der jeweils vierten und fünften Stufe der Schieberegisterketten verbunden sind und die Eingänge des einen Nand-Gatters mit dem Ausgang der ersten und zweiten, dem invertierenden Ausgang der dritten Stufe der ersten Schieberegisterkette, dem Ausgang des einen Exklusiv-Oder-Gatteris, dem Ausgang der zweiten, dem invertierenden Ausgang der dritten und vierten Stufe der zweiten Schieberegisterkette und einem Abschalteeingang und die Eingänge des zweiten Nand-Gatters mit dem Ausgang der ersten und zweiten, dem inverlierenden Ausgang der dritten Stufe der zweiten Schieberegisterkette, dem Ausgang des zweiten Exklu-

siv-Oder-Gatters, dem Ausgang der zweiten, dem invertierenden Ausgang der dritten und vierten Stufe der ersten Schieberegisterkette und dem Abschalteeingang verbunden sind,

daß jeweils zwischen der ersten und zweiten Stufe der Schieberegisterketten ein weiteres Nand-Gatter eingeschaltet ist, dessen einer Eingang mit dem Ausgang der jeweils ersten Stufe der Schieberegisterketten und einem Eingang des einen Nand-Gatters und deren zweiter Eingang jeweils mit dem Ausgang des einen Nand-Gatters und einem Eingang eines von jeweils zwei zwischen der vierten und fünften Stufe der Schieberegisterketten angeordneten weiteren Nand-Gattern verbunden ist,

daß die weiteren Nand-Gatter, deren einem jeweils ein drittes Nand-Gaiter nachgeschaltet ist, Teil einer von einem /-K-Flipflop gesteuerten Umschalteeinrichtung zur ausgangsseitigen Umschaltung der Übertragungswege sind, daß der auslösende Eingang des Flipflop mit den auslösenden Eingängen der fünften Stufe der Schieberegisterketten und seine Ausgänge mit Eingängen der weiteren Nand-Gatter verbunden sind und
daß in der Umschalteeinrichtung zwei weitere Exklusiv-Oder-Gatter vorgesehen sind, deren Eingänge mit dem Ausgang der ersten Nand-Gatter bzw. dem Ausgang der vierten Stufe der Schieberegisterketten verbunden sind und deren Ausgänge über ein Gatter zusammengefaßt und mit dem /- und /f-Eingang des Flipflop verbunden sind.

Eine Ausbildung des HDB3-Decoders erfolgt in vorteilhafter Weise dadurch, daß an den Ausgängen der Übertragungswege eine Überwachungsschaltung aus einem /-/C-Flipflop, einem dem J-K-F\\püop vorgeschalteten Inverter und Gattern angeschaltet ist, von denen zwei Gatter eingangsseitig mit je einem Ausgang des J-K-F\\püop und mit den Ausgängen der Übertragungswege, die zugleich an den /- und K-Eingang des Flipflop angeschaltet sind, verbunden sind und ausgangsseitig an die beiden Eingänge des dritten Gatters geführt sind und daß der Ausgang des dritten Gatters und der Eingang für das Taktsignal mit den Eingängen des vierten Gatters verbunden sind, dessen Ausgang den Fehlerimpulsausgang bildet

In vorteilhafter Weiterbildung des HDB3-Decoders ist vorgesehen, daß das dritte Gatter einen dritten Eingang aufweist, der mit dem Ausgang eines weiteren Nand-Gatters verbunden ist, dessen Eingänge mit den Stufen einer zusätzlichen dreistufigen Schieberegisterkette, mit dem Abschalteeingang und mit dem Ausgang eines NOR-Gatters verbunden sind, das eingangsseitig an die Ausgänge der ersten Stufe der Schieberegisterketten angeschlossen ist

Nachstehend wird die Erfindung anhand von in der Zeichnung dargestellten Ausführungsbeispielen näher erläutert Es zeigt

F i g. 1 Impulsdiagramme zum Code-Vergleich des AMI-Code und HDB3-Code, Fi g. 2 einen HDBn-Decoder im Blockschaltbild, F i g. 3 ein Schaltbild eines H DBS-Decoders, F i g. 4 einen Phasenplan zum HDB3-Decoder und Fig.5 und 6 weitere Ausführungsformen eines HDB3-Decoders mit Überwachungsschaltungen.

In Fig.1 ist eine Binär-Folge dargestellt und zu dieser die Impulsdiagramme für den AMI-Code und HDBS-Code. Hinsichtlich eines Vergleichs der beiden Code wird auf die Ausführungen in der Beschreibungseinleitung verwiesen, wo die einzelnen Impulsdiagramme bereits erläutert wurden.

F i g. 2 zeigt einen HDBn-Decoder im Blockschaltbild, bestehend aus zwei Schieberegisterketten a und b mit jeweils η + 2 Stufen, einer Prüfeinheit P zur Untersuchung der Impulsfolge auf eingesetzte Impulse (V und B), einem zwischen der (n + l)-ten und (n + 2)-ten Stufe der Schieberegisterketten a und b angeordneten Umschalter S zur ausgangsseitigen Umschaltung der Übertragungswege und einem an die Ausgänge III und IV der Übertragungswege angeschlossenen Violation-

t» Monitor VM mit einem Ausgang F für Fehlerimpulse. Der Überwachung eines solchen Decoders liegt dabei der Gedanke zugrunde, die HDB-Decodierung mit einer direkten Umwandlung in ein AMI-Signal zu verbinden und das decodierte Signal auf Bipolaritätsverletzungen zu überprüfen. Hierzu wird gemäß dem vorstehend beschriebenen Aufbau des Decoders eine Impulsfolge im HDB/7-Code zunächst in eine unipolare Impulsfolge I für alle positiven Übertragungsimpulse und eine zweite unipolare Impulsfolge II für alle negativen Übertragungsimpulse und eine zweite unipolare Impulsfolge II für alle negativen Übertragungsimpulse umgewandelt. Diese Umwandlung bzw. Aufteilung der empfangenen HDB/7-Folge in die beiden unipolaren Impulsfolgen I und II erfolgt in der vorgeschalteten Regenerierschaltung R. Beide Impulsfolgen durchlaufen im Decoder getrennte Wege mit gleichen Einrichtungen, nämlich jeweils eine der beiden Schieberegisterketten a und bzu getrennten Ausgängen III und IV.

Die Impulsfolgen I und II werden auf eingesetzte Impulse nach der HDBn-Regel untersucht. Folgen in einem Decoderweg zwei Impulse getrennt durch η Nullen (000 V^, wenn gleichzeitig im zweiten Weg nur Nullen übertragen werden, so wird nur der zweite Impuls V gelöscht. Folgen die Impulse in einem Abstand von η — 1 Nullen ohne Impulse im zweiten Weg (BOOV), so werden beide Impulse (B und V) gelöscht. Gleichzeitig werden mit dem elektronisch gesteuerten Umschalter die Übertragungswege ausgangsseitig umgeschaltet. Dieser Zustand der Übertragungswege wird

■40 so lange beibehalten, bis in einem der beiden Wege wieder die Kombination B 00 V erkannt wird. An den Ausgängen III und IV entstehen somit zwei unipolare Impulsfolgen, bei denen im störungs- und fehlerfreien Betrieb zwischen zwei Impulsen einer Folge stets erst ein Impuls in der anderen Folge auftreten muß (AMI-Regel). Schließt man an die Ausgänge III und IV einen einfachen Violation-Monitor an, so kann man gleichzeitig mit einer Streckenüberprüfung den Decoder überwachen.

Fig.3 zeigt das Schaltbild eines HDB3-Decoders, F i g. 4 den zugehörigen Phasenplan. Die Aufteilung der empfangenen HDB3-Folge in die beiden unipolaren Impulsfolgen I und II ist hierbei nicht gezeigt; sie erfolgt in der Regel in einer vorgeschalteten Regenerierschaltung.

Der HDB3-Decoder enthält zwei fünfstufige Schieberegisterketten aus fünf D-Flipflops 1 bis 5 und 11 bis 15. Die D-Eingänge der jeweils ersten Stufe 1, Il der beiden Schieberegisterkettea sind mit den Eingängen I bzw. II

w für die durch Aufteilung aus der empfangenen HDB3-Folge gewonnenen unipolaren Impulsfolgen verbunden und die auslösenden Eingänge aller Stufen 1 bis 5 und 11 bis 15 sind miteinander und mit dem Eingang für das Taktsignal Γ verbunden. Ferner sind

^fcS Gatterkombinationen aus zwei ExHunv-Oder-Gattern 8,18 mit zwei Eingängen und aus zwei Nand-Gattern 7,. 17 mit acht Eingängen vorgesehen, von denen die Eingänge der Exkhisiv-Oder-Gatter 8, 18 mit dem

invertierenden Ausgang Q der jeweils vierten und fünften Stufe der Schieberegisterketten verbunden sind. Die Eingänge des einen Nand-Gatters 7 sind mit dem Ausgang Q der ersten und zweiten, dem invertierenden Ausgang Q der dritten Stufe der ersten Schieberegisterkette 1 bis 5, dem Ausgang des einen Exklusiv-Oder-Gatters 8, dem Ausgang Q der zweiten, dem invertierenden Ausgang ζ) der dritten und vierten Stufe der zweiten Schieberegisterkette 11 bis 15 und einem Abschalteeingang A verbunden. Die Eingänge des zweiten Nand-Gatters 17 sind mit dem Ausgang Q der ersten und zweiten, dem invertierenden Ausgang ζ) der dritten Stufe der zweiten Schieberegisterkette 11 bis 15, dem Ausgang des zweiten Exklusiv-Oder-Gatters 18, dem Ausgang Q der zweiten, dem invertierenden Ausgang Q der dritten und vierten Stufe der ersten Schieberegisterkette 1 bis 5 und dem Abschalteeingang A verbunden. Zwischen der ersten und zweiten Stufe der Schieberegisterketten 1 bis 5 und 11 bis 15 ist jeweils ein Nand-Gatter 6 bzw. 16 eingeschaltet, deren einer Eingang mit dem Ausgang der jeweils ersten Stufe der Schieberegisterketten und einem Eingang des einen Nand-Gatters 7 bzw. 17 und deren zweiter Eingang jeweils mit dem Ausgang des einen Nand-Gatters 7 bzw. 17 und einem Eingang eines von jeweils zwei zwischen der vierten und fünften Stufe der Schieberegisterketten angeordneten weiteren Nand-Gattern 20 und 21 bzw. 23 und 24 verbunden ist. Den Nand-Gattern 20 und 21 bzw. 23 und 24 ist jeweils ein drittes Nand-Gatter 22 bzw. 25 nachgeschaltet. Diese Gatterkombinationen sind Teil einer von einem /-AC-Flipflop 29 gesteuerten Umschalteeinrichtung zum Auskreuzen der Übertragungswege. Der auslösend» Eingang des /-/C-Flipflop 29 ist mit dem Eingang für das Taktsignal T verbunden, seine Ausgänge sind mit den Eingängen der weiteren Nand-Gatter 21 und 24 bzw. 20 und 23 verbunden. In der Umschalteeinrichtung sind zwei weitere Exklusiv-Oder-Gatter 26, 27 vorgesehen, deren Eingänge mit dem Ausgang der ersten Nand-Gatter 7, 17 bzw. dem Ausgang der vierten Stufen der Schieberegisterketten verbunden sind. Die Ausgänge der Exklusiv-Oder-Gatter 26 und 27 sind über ein weiteres Gatter 28 zusammengefaßt und mit dem /- und K-Eingang des Flipflop 29 verbunden.

Nachfolgend wird die Funktionsweise dieses HDB3-Decoders erläutert. Die beiden unipolaren Impulsfolgen werden über die Eingänge I und II je einer der beiden fünstufigen Schieberegisterketten 1 bis 5 bzw. U bis 15 zugeführt. Zur Überwachung der HDB3-Regel dienen jeweils die Gatterkombinationen aus den Nand-Gattern so 7,17 und den Exklusiv-Oder-Gattern 8,18. Am Ausgang des Exklusiv-Oder-Gatters 8 bzw. 18 erscheint nur dann eine logische Eins, wenn in einer der beiden Schieberegisterstufen 4 bzw. 14 oder 5 bzw. t5 eine Eins eingeschrieben wurde. Am Ausgang 41 bzw. 42 des Nand-Gatters 7 bzw. 17 erscheint nur eine logische Null, wenn in die Schieberegisterstufen 2, 3, 12, 13 und 14 bzw. 12,13,2,3 und 4 je eine NuD eingeschrieben wurde, am Ausgang des Exklusiv-Oder-Gatters 8 bzw. 18 eine logische Eins auftritt, der Abschalteeingang A auf hohem Pegel liegt und gleichzeitig in die Schieberegisterstufe 1 bzw. 11 eine Eins eingeschrieben wurde. Das ist nur dann der Fall, wenn die Folge 000 Voder SOOV eingeschiieben wurde. Der V-Impuls ist dabei in die erste Schieberegisterstufe 1 bzw. 11, ein B-Impuls in die vierte Stufe 4 bzw. 14 der Schieberegisterkette eingeschrieben.

Durch den niedrigen Pegel am Ausgang des Nand-Gatters 7 bzw. 17 werden die Nand-Gatter 6 bzw. 16 zwischen der ersten und zweiten Stufe sowie die Nand-Gatter 20 und 21 bzw. 23 und 24 zwischen der vierten und fünften Stufe der Schieberegisterketten gesperrt. Mit dem folgenden Schiebetakt werden deshalb die V- und ß-lmpulse gelöscht.

Die zwischen den vierten und fünften Schieberegisterstufen angeordnete Umschalteeinrichtung zur ausgangsseitigen Umschaltung der Übertragungswege wird vom Schaltzustand des /K-Flipflop 29 gesteuert. 1st dessen Ausgang 48 auf hohem Pegel und der zweite Ausgang auf niederem Pegel, so erfolgt keine ausgangsseitige Umschaltung. Die Nand-Gatter 21 und 24 sind gesperrt. Die in der vierten Stufe 4 bzw. 14 eingeschriebenen Zustände werden über die Nand-Gatter 20 und 22 bzw. 23 und 25 in die fünfte Stufe 5 bzw. 15 der Schieberegisterketten geschoben. Invertiert sich der Schaltzustand des Flipflop 29, so werden die Nand-Gatter 20 und 23 gesperrt, die in den vierten Stufen eingeschriebenen Zustände werden ausgangsseitig umgeschaltet und mit dem nächsten Taktimpuls den fünften Schieberegisterstufen eingeschrieben. Der Schaltzustand des Flipflop 29 muß sich immer dann ändern, wenn in eine der beiden Schieberegisiterketten 1 bis 4 oder 11 bis 14 die Kombination ßOOV eingeschrieben wurde. In diesem Fall tritt an einem der beiden Nand-Gatter 7 oder 17 ein niedriger Pegel auf. Die Ausgänge dieser beiden Nand-Gatter sind mit je einem Eingang des Exklusiv-Oder-Gatters 27 verbunden, an dessen Ausgang 45 ein hoher Pegel auftritt. Gleichzeitig muß in der entsprechenden vierten Schieberegisterstufe der ß-Impuls eingeschrieben sein. Die Ausgänge dieser Stufen sind mit je einem Eingang des Exklusiv-Oder-Gatters 26, das auch ein einfaches Oder-Gatter sein kann, verbunden, an dessen Ausgang 46 nur dann ein hoher Pegel auftreten kann, wenn in der vierten Stufe 4 oder 14 der Schieberegisterketten eine Eins eingeschrieben ist. Die Ausgänge der beiden Exklusiv-Oder-Gatter 26,27 werden über das Gatter 28 zusammengefaßt und mit dem J- und K-Eingang des Flipflop 29 verbunden. Jedesmal, wenn eine B00 V-FoI-ge erkannt wird, liegen die Eingänge / und K des Flipflop 29 auf hohem Potential und die folgende negative Taktfläche ändert den Schaltzustand des Flipflop. An den Ausgängen III und IV treten somit zwei unipolare Impulsfolgen auf, bei denen im Normalbetrieb zwischen zwei zeitlich aufeinanderfolgenden Impulsen einer Folge ein Impuls der anderen Folge auftritt Diese Bipolaritätsregel wird nur verletzt, wenn die Eingangsimpulsfolgen I oder II Bitfehler enthalten, oder der Decoder nicht richtig arbeitet Eine Überwachung der Bipolaritätsregel an den Ausgängen III und IV überwacht deshalb gleichzeitig die Arbeitsweise des Decoders und die diesem vorgeschalteten Übertragungseinrichtangen.

Beim Phasenplan nach Fig.4 sind übereinander die Eingangsimpulsfolgen I und II, das Taktsignal T, die an den Ausgängen 41 bis 52 der verschiedenen Gatter, Schieberegisterstufen und des/-K-Flipflop auftretenden Impulse sowie die Impulsfolgen an den Ausgängen Π und IV eingezeichnet

Fi g. 5 zeigt einen HDB3-Decoder mit Überwachung der Bipolaritätsregel der Ausgangshnpulsfolgen. Die Decoderschaltung entspricht der in F i g. 3 dargestellten und vorstehend beschriebenen Schaltung, die durch eine zusätzliche Überwachungsschaltung ergänzt ist. Diese Überwachungsschaltung besteht aus einem /-K-Flipflop 30, einem dem auslösenden Eingang des Flipflop

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vorgeschalteten Inverter 31, der mit dem Eingang für das Taktsignal 7~verbunden ist, und aus den Gattern 32 bis 35. Die beiden Nand-Gatter 32 und 33 sind mit jeweils einem Eingang mit den Ausgängen des /-K-Flipflop 30 verbunden, der jeweils zweite Eingang ist an den /-Eingang bzw. /(-Eingang des Flipflop 30 geführt, die an die Ausgänge III und IV angeschaltet sind. Die Ausgänge der beiden Nand-Gatter 32,33 sind mit den Eingängen des Nand-Gatters 34 verbunden, dessen Ausgang an den einen Eingang eines weiteren Gatters 35 geführt ist. Der zweite Eingang des Gatters 35 ist mit dem Eingang für das Taktsignal Γ verbunden, sein Ausgang bildet den Fehlerimpulsausgang F. Am Fehlerimpulsausgang F tritt für jede Bipolaritätsverletzung ein Fehlerimpuls auf. Fehlerimpulse treten am Ausgang Fauch dann auf, wenn durch einen Fehler im Decoder eine der beiden unipolaren Ausgangsfolgen IH oder IV dauernd auf hohem oder niedrigem Pegel liegt. Kein Fehlerimpuls tritt auf, wenn durch einen Fehler der vorgeschalteten Einrichtungen beide Eingangsimpulsfolgen I und II dauernd Null sind.

Wird der Anschluß A (Abschalteeingang) des Decoders auf niedrigen Pegel gelegt, so wird die HDB-Decodierung abgeschaltet. Die Bipolaritätsüberwachung bleibt jedoch in Betrieb. Sie kann in diesem Fall für die Bipolaritätsüberwachung von Übertragungssignalen im AMI-Code ausgenützt werden. Wird der Anschluß A zusätzlich mit einem weiteren Eingang des Gatters 35 verbunden (strichlierte Linie in Fig.5), so erfolgt gleichzeitig mit der Abschaltung der HDB-Decodierung eine Abschaltung der Überwachung.

Eine Bitfehlerhäufigkeitsmessung durch Messung der Bipolaritätsverletzung ist jedoch problematisch. Statistische Untersuchungen haben gezeigt, daß bei einer digitalen Basisbandübertragung durch statistische Störspannungen etwa 3/4 der Bitfehler als Mehrfachfehler auftreten. Die am häufigsten auftretenden Doppelfehler bedingen jedoch meistens keine Bipolaritätsverletzung. Bei einer HDBn-Übertragung kann man Bitfehler jedoch auch dann feststellen, wenn sie zwar keine Bipolaritätsverletzung zur Folge haben, jedoch mehr als η Nullen im Übertragungssignal hervorrufen. In Fig.6 ist ein Decoder gezeigt, an dessen Fehlerinipulsausgang Impulse außer bei Bipolaritätsverletzungen auch jedesmal dann auftreten, wenn in beiden Eingangsimpulsfolgen I und Il gleichzeitig vier oder mehr aufeinanderfolgende Nullen auftreten. Hierfür enthält der Decoder, der in seinem Aufbau dem in Fig. 5 dargestellten und vorstehend beschriebenen HDB3-Decoder entspricht, eine zusätzliche dreistufige Schieberegisterkette 37 bis 39 sowie ein NOR-Gatter 36 und eir Nand-Gatter 40. Die Eingänge des Nand-Gatters 40 sind mit den einzelnen Stufen der zusätzlichen dreistufigen Schieberegisterkette 37 bis 39, mit dem Ausgang des NOR-Gatters 36, das zugleich an den D-Eingang der ersten Stufe 37 geführt ist, und mit dem Abschalteeingang A verbunden. Der Ausgang des Nand-Gatters 40 ist an einen dritten Eingang des Nand-Gatters 34 geführt. Die beiden Eingänge des NOR-Gatters 36 sind jeweils mit dem Ausgang der ersten Stufe der

M Schieberegisterketten 1 bis 5 und 11 bis 15 verbunden.

Bei den Decodierschaltungen nach den Fig.2, 3, 5 und 6 können die beiden unipolaren Ausgangsfolgen über eine Gegentaktschaltung direkt in eine Folge im AMI-Code zusammengefaßt werden. In diesem Fall

* kann die Bipolaritätsüberwachung an einer Interface-Schaltung auch durch ein externes Gerät erfolgen. Die beiden unipolaren Impulsfolgen lassen sich aber auch mit einem Oder-Schaltglied zu einer binären Impulsfolge zusammensetzen. Nach der Oder-Schaltung ist dann

*5 eine Bipolaritätsüberwachung nicht mehr möglich.

Hierzu 5 Blatt Zeichnungen

Claims (5)

1. Patentansprüche:

   L Decodierverfahren für einen HDBn-Decoder, dadurch gekennzeichnet, daß eine empfangene Impulsfolge im HDBn-Code zunächst in eine unipolare Impulsfolge (I) für alle positiven Übertragungsimpulse und eine zweite unipolare Impulsfolge (II) für alle negativen Übertragungsimpulse umgewandelt wird und beide Impulsfolgen im Decoder getrennte Wege mit gleichen Einrichtungen zu getrennten Ausgängen durchlaufen, daß die Impulsfolgen im Decoder auf eingesetzte Impulse (V, B) nach der HDBn-Regel untersucht werden und bei entsprechender Impulsfolge in beiden Wegen eine Löschung der eingesetzten Impulse und beim Auftreten von V und Ä-Impulsen eine Umschaltung zur ausgangsseitigen Umschaltung der Übertragungswege erfolgt und daß an den Ausgängen (III, IV) durch eine Überwachung der Bipolaritätsregel der beiden unipolaren Impulsfolgen eine Überwachung von Übertragungsstrecke und Decoder vorgenommen wird.
2. 2. HÖB/7-Decoder für ein Decodierverfahren nach Anspruch 1, gekennzeichnet durch zwei Schieberegisterketten (a, b)m\t π + 2 Stufen, denen die beiden durch Aufteilung aus der empfangenen HDBjj-Folge gewonnenen unipolaren Impulsfolgen (I, II) zugeführt werden, eine Prüfeinheit (P) zur Untersuchung der Impulsfolge auf eingesetzte Impulse (V und B), einen zwischen der (n + l)-tenundfn + 2)-ten Stufe jb der Schieberegisterketten (a, b) angeordneten Umschalter (S) zur ausgangsseitigen Umschaltung der Übertragungswege und eine an die Ausgänge (III, IV) der ubertragungswege angeschlossene Überwachungseinheit (VM) zur Überwachung von JS Bipolaritätsverletzungen mit einem Ausgang (F) für Fehlerimpulse.
3. 3. HDB3-Decoder für ein Decodierverfahren nach Anspruch 1, dadurch gekennzeichnet, daß eine erste fünfstufige Schieberegisterkette aus fünf D-Flipflops (1 bis 5) und eine zweite fünfstufige Schieberegisterkette aus fünf D-Flipflops (11 bis 15) vorgesehen sind,

   daß die D-Eingänge der jeweils ersten Stufe (1, 11) der beiden Schieberegisterketten mit den Eingängen (I bzw. H) für die durch Aufteilung aus der empfangenen HDB3-Folge gewonnenen unipolaren Impulsfolgen und die auslösenden Eingänge aller Stufen (1 bis S und 11 bis 15) der beiden Schieberegisterketten miteinander und mit dem Eingang für das Taktsignal (7} verbunden sind,
   daß Gatterkombinationen aus Exklusiv-Oder-Gattern (8, 18) mit zwei Eingängen und Nand-Gattern (7, 17) mit acht Eingängen vorgesehen sind, von denen die Eingänge der Exklusiv-Oder-Gatter (8,18) mit dem invertierenden Ausgang (Q) der jeweils vierten und fünften Stufe der Schieberegisterketten (1 bis 5 bzw. 11 bis 15) verbunden sind und die Eingänge des einen Nand-Gatters (7) mit dem Ausgang (Q) der ersten und zweiten, dem invertierenden Ausgang (Q) der dritten Stufe der ersten Schieberegisterkette (1 bis 5), dem Ausgang des einen Exklusiv-Oder-Gatters (8), dem Ausgang (Q) der zweiten, dem invertierenden Ausgang (Q) der dritten und vierten Stufe der zweiten Schieberegi- *>5 sterkette (11 bis 15) und einem Abschalteeingang (A) und die Eingänge des zweiten Nand-Gatters (17) mit dem Ausgang (Q) der ersten und zweiten, dem invertierenden Ausgang (Q) der dritten Stufe der zweiten Schieberegisterkette (11 bis 15), dem Ausgang des zweiten Exklusiv-Oder-Gatters (18), dem Ausgang (Q) der zweiten, dem invertierenden Ausgang (Q) der dritten und vierten Stufe der ersten Schieberegisterkette (1 bis 5) und dem Abschalteeingang (A) verbunden sind,

   daß jeweils zwischen der ersten und zweiten Stufe der Schieberegisterketten {1 bis 5 und 11 bis 15) ein weiteres Nand-Gatter (6 bzw. 16) eingeschaltet ist, dessen einer Eingang mit dem Ausgang der jeweils ersten Stufe der Schieberegisterketten (I bis 5 bzw. 11 bis 15) und einem Eingang des einen Nand-Gatters (7 bzw. 17) und deren zweiter Eingang jeweils mit dem Ausgang des einen Nand-Gatters (7 bzw. 17) und einem Eingang eines von jeweils zwei zwischen der vierten und fünften Stufe der Schieberegisterketten (1 bis 5 und 11 bis 15) angeordneten weiteren Nand-Gattern (20 und 21 bzw. 23 und 24J verbunden ist,
   daß die weiteren Nand-Gatter (20 und 21 bzw. 23 und 24), deren einem (20 bzw. 23) jeweils ein drittes Nand-Gatter (22 bzw. 25) nachgeschaltet ist, Teil einer von einem /-K-Flipflop (29) gesteuerten

   „Umschalteeinrichtung zur ausgangsseitigen Um-

   * schaltung der Übertragungswege sind,
   daß der auslösende Eingang des Flipflop (29) mit den auslösenden Eingängen der fünften Stufe der Schieberegisterketten (1 bis 5 und 11 bis 15) und seine Ausgänge mit Eingängen der weiteren Nand-Gatter (21,24 bzw. 20,23) verbunden sind und daß in der Umschalteeinrichtung zwei weitere Exklusiv-Oder-Gatter (26, 27) vorgesehen sind, deren Eingänge mit dem Ausgang der ersten Nand-Gatter (7,17) bzw. dem Ausgang der vierten Stufe der Schieberegisterketten (1 bis 5 und 11 bis 15) verbunden sind und deren Ausgänge über ein Gatter (28) zusammengefaßt und mit dem /- und K-Eingang des Flipflop (29) verbunden sind.
4. 4. HDB3-Decoder nach Anspruch 3, dadurch gekennzeichnet, daß an den Ausgängen (III, IV) der Übertragungswege eine Überwachungsschaltung aus einem /-/C-Flipflop (30), einem dem /-K-Flipflop vorgeschalteten Inverter (31) und Gattern (32 bis 35) angeschaltet ist, von denen zwei Gatter (32, 33) eingangsseitig mit je einem Ausgang des J-K-Flip-Πορ (30) und mit den Ausgängen (IH und IV) der Übertragungswege, die zugleich an den /- und K-Eingang des Flipflop (30) angeschaltet sind, verbunden sind und ausgangsseitig an die beiden Eingänge des dritten Gatters (34) geführt sind und daß der Ausgang des dritten Gatters (34) und der Eingang für das Taktsignal (T) mit den Eingängen des vierten Gatters (35) verbunden sind, dessen Ausgang den Fehlerimpulsausgang (F)b\ldet.
5. 5. HDB3-Decoder nach Anspruch 4, dadurch gekennzeichnet, daß das dritte Gatter (34) einen dritten Eingang aufweist, der mit dem Ausgang eines weiteren Nand-Gatters (40) verbunden ist, dessen Eingänge mit den Stufen einer zusätzlichen dreistufigen Schieberegisterkette (37 bis 39), mit dem Abschalteeingang (A) und mit dem Ausgang eines NOR-Gatters (36) verbunden sind, das eingangsseitig an die Ausgänge der ersten Stufe der Schieberegisterketten (1 bis 5 und 11 bis 15) angeschlossen ist.