CH620802A5

CH620802A5 - HDBn decoder with regenerating circuit.

Info

Publication number: CH620802A5
Application number: CH513377A
Authority: CH
Inventors: Reginhard Dr Pospischil
Original assignee: Siemens Ag
Priority date: 1976-05-28
Filing date: 1977-04-26
Publication date: 1980-12-15
Also published as: LU77424A1; DE2624101B2; FR2353178A1; GB1527337A; NL7705906A; IT1080855B; SE420666B; DE2624101C3; FR2353178B1; IE45068B1; IE45068L; DK235777A; DE2624101A1; BE855152A; SE7706256L

Description

Der Erfindung liegt die Aufgabe zugrunde, einen derartigen schalteten Regenerierschaltung. The invention has for its object such a switched regeneration circuit.

Decodierer zu realisieren, der AMI-codierte Signale abgibt und 50 Der HDB3-Decoder enthält zwei fünfstufige Schieberegi- To implement decoder that outputs AMI-coded signals and 50 The HDB3 decoder contains two five-stage shift registers.

der selbst gleichzeitig mit einer Streckenüberprüfung über- sterketten aus fünf D-Flipflops 1 bis 5 und 11 bis 15. Die D-Ein- which itself over-chains with five D flip-flops 1 to 5 and 11 to 15 simultaneously with a route check.

wacht werden kann. gänge der jeweils ersten Stufe 1,11 der beiden Schieberegister- can be watched. gears of the first stage 1.11 of the two shift register

Diese Aufgabe wird gemäss der Erfindung in der Weise ketten sind mit den Eingängen I bzw. II für die durch Aufteilung gelöst, wie sie im Patentanspruch 1 dargestellt ist. aus der empfangenen HDB3-Folge gewonnenen unipolaren This object is according to the invention in the manner chains are solved with the inputs I and II for by division, as shown in claim 1. unipolar obtained from the received HDB3 sequence

Ausgestaltungen der Erfindung sind in den abhängigen 55 Impulsfolgen verbunden und die auslösenden Eingänge aller Embodiments of the invention are connected in the dependent 55 pulse sequences and the triggering inputs of all

Patentansprüchen beschrieben. Stufen 1 bis 5 und 11 bis 15 sind miteinander und mit dem Ein- Claims described. Levels 1 to 5 and 11 to 15 are with each other and with the

Nachstehend wird die Erfindung an Hand von in der Zeich- gang für das Taktsignal T verbunden. Ferner sind Gatterkombi- In the following, the invention is connected on the basis of the drawing for the clock signal T. Furthermore, gate combinations

nung dargestellten Ausführungsbeispielen näher erläutert. Es nationen aus zwei Exklusiv-Oder-Gattern 8,18 mit zwei Eingän- tion illustrated embodiments explained in more detail. Nations from two exclusive-OR gates 8,18 with two inputs

zeigen: gen und aus zwei Nand-Gattern 7,17 mit acht Eingängen vor- show: gen and from two Nand gates 7.17 with eight inputs

Fig. 1 Impulsdiagramme zum Code-Vergleich des AMI- b0 gesehen, von denen die Eingänge der_Exklusiv-Oder-Gatter 8, 1 seen pulse diagrams for code comparison of the AMI-b0, of which the inputs of the_exclusive-OR gate 8,

Code und HDB3-Code, 18 mit dem invertierenden Ausgang Q der jeweils vierten Stufe Code and HDB3 code, 18 with the inverting output Q of the fourth stage

Fig. 2 einen HDBn-Decoder im Blockschaltbild, 4,14 der Schieberegisterketten unmittelbar und der jeweils Fig. 2 shows an HDBn decoder in the block diagram, 4.14 of the shift register chains directly and each

Fig. 3 ein Schaltbild eines HDB3-Decoders, fünften Stufe 5,15 der Schieberegisterketten über einen Gat- 3 is a circuit diagram of an HDB3 decoder, fifth stage 5.15 of the shift register chains via a gate

Fig. 4 einen Phasenplan zum HDB3-Decoder und ter-Umschalter 53 bis 58 auskreuzbar verbunden sind. Die Ein- Fig. 4 is a phase diagram to the HDB3 decoder and ter switch 53 to 58 are connected cross-connectable. The A-

Fig. 5 und 6 weitere Ausführungsformen eines HDBr-Deco- b5 gänge des einen Nand-Gatters 7 sind mit dem Ausgang Q der ders mit Überwachungsschaltungen. ersten und zweiten, dem invertierenden Ausgang Q der dritten FIGS. 5 and 6 further embodiments of an HDBr decoder of the one nand gate 7 with the output Q are those with monitoring circuits. first and second, the inverting output Q of the third

In Fig. 1 ist eine Binär-Folge dargestellt und zu dieser die Stufe der ersten Schieberegisterketten 1 bis 5, dem Ausgang In Fig. 1 a binary sequence is shown and to this the level of the first shift register chains 1 to 5, the output

Impulsdiagramme für den AMI-Code und HDB3-Code. Hin- des einen Exklusiv-Oder-Gatter 8 dem Ausgang Q der zweiten, Pulse diagrams for the AMI code and HDB3 code. In addition, an exclusive-OR gate 8 to the output Q of the second,

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dem invertierenden Ausgang Q der dritten und vierten Stufe Schaltzustand des Flipflop 29, so werden die Nand-Gatter 20 der zweiten Schieberegisterketten 11 bis 15 und einem und 23 gesperrt, die in den vierten Stufen eingeschriebenen Abschalteeingang A verbunden. Die Eingänge des zweiten Zustände werden ausgekreuzt und mit dem nächsten Takt-Nand-Gatters 17 sind mit dem Ausgang Q der ersten und zwei- impuls den fünften Schieberegisterstufen eingeschrieben. Der ten, dem invertierenden Ausgang Q der dritten Stufe der zwei- 5 Schaltzustand des Flipflop 29 muss sich immer dann ändern, ten Schieberegisterketten 11 bis 15, dem Ausgang des zweiten wenn in eine der beiden Schieberegisterketten 1 bis 4 oder 11 Exklusiv-Oder-Gatters 18idem Ausgang Q der zweiten, dem bis 14 die Kombination B00V eingeschrieben wurde. In diesem invertierenden Ausgang Q der dritten und vierten Stufe der Fall tritt an einem der beiden Nand-Gatter 7 oder 17 ein niedri-ersten Schieberegisterketten 1 bis 5 und dem Abschalteeingang ger Pegel auf. Die Ausgänge dieser beiden Nand-Gatter sind A verbunden. Zwischen der ersten und zweiten Stufe der Schie- io mit je einem Eingang des Exklusiv-Oder-Gatters 27 verbunden, beregisterketten 1 bis 5 und 11 bis 15 ist jeweils ein Nand-Gat- an dessen Ausgang 45 ein hoher Pegel auftritt. Gleichzeitig ter 6 bzw. 16 eingeschaltet, deren einer Eingang mit dem Aus- muss in der entsprechenden vierten Schieberegisterstufe der gang der jeweils ersten Stufe der Schieberegisterketten und B-Impuls eingeschrieben sein. Die Ausgänge dieser Stufen sind einem Eingang des einen Nand-Gatters 7 bzw. 17 und deren mit je einem Eingang des Exklusiv-Oder-Gatters 26, das auch zweiter Eingang jeweils mit dem Ausgang des einen Nand-Gat-15 ein einfaches Oder-Gatter sein kann, verbunden, an dessen Aus-ters 7 bzw. 17 und einem Eingang eines von jeweils zwei zwi- gang 46 nur dann ein hoher Pegel auftreten kann, wenn in der sehen der vierten und fünften Stufe der Schieberegisterketten vierten Stufe 4 oder 14 der Schieberegisterketten eine Eins einangeordneten weiteren Nand-Gattern 20 und 21 bzw. 23 und 24 geschrieben ist. Die Ausgänge der beiden Exklusic-Oder-Gatter verbunden ist Den Nand-Gattern 20 und 21 bzw. 23 und 24 ist 26,27 werden über das Gatter 28 zusammengefasst und mit jeweils ein drittes Nand-Gatter 22 bzw. 25 nachgeschaltet. 20 dem ]- und K-Eingang des Flipflop 29 verbunden. Jedesmal Diese Gatterkombinationen sind Teil einer von einem J-F-Fli- wenn eine BOOV-Folge erkannt wird, liegen die Eingänge J und pflop 29 gesteuerten Umschalteeinrichtung zum Auskreuzen K des Flipflop 29 auf hohem Potential und die folgende nega-der Übertragungswege. Der auslösende Eingang des J-K-Flip- tive Taktflanke ändert den Schaltzustand des Flipflop. An den flop 29 ist mit dem Eingang für das Taktsignal T verbunden, Ausgängen III und IV treten somit zwei unipolare Impulsfolgen seine Ausgänge sind mit den Eingängen der weiteren Nand- ^ auf, bei denen im Normalbetrieb zwischen zwei zeitlich aufein-Gatter 21 und 24 bzw. 20 und 23 verbunden. In der Umschalte- anderfolgenden Impulsen einer Folge ein Impuls der anderen einrichtung sind zwei weitere Exklusiv-Oder-Gatter 26,27 vor- Folge auftritt. Diese Bipolaritätsregel wird nur verletzt, wenn gesehen, deren Eingänge mit dem Ausgang der ersten Nand- die Eingangsimpulsfolgen I oder II Bitfehler enthalten, oder der Gatter 7,17 bzw. dem Ausgang der vierten Stufen der Schiebe- Decoder nicht richtig arbeitet. Eine Überwachung der Bipolari-registerketten verbunden sind. Die Ausgänge der Exklusiv- 30 tätsregel an den Ausgängen III und IV überwacht deshalb Oder-Gatter 26 und 27 sind über ein weiteres Gatter 28 zusam- gleichzeitig die Arbeitsweise des Decoders und die diesem vor-mengefasst und mit dem J- und K-Eingang des Flipflop 29 ver- geschalteten Übertragungseinrichtungen. the inverting output Q of the third and fourth stage switching state of the flip-flop 29, the nand gates 20 of the second shift register chains 11 to 15 and one and 23 are blocked, the shutdown input A written in the fourth stages connected. The inputs of the second state are crossed out and with the next clock-nand-gate 17 the fifth shift register stages are written with the output Q of the first and two-pulse. The th, the inverting output Q of the third stage of the two-5 switching state of the flip-flop 29 must always change, ten shift register chains 11 to 15, the output of the second when in one of the two shift register chains 1 to 4 or 11 exclusive-OR gate 18 the output Q of the second, to which the combination B00V was written up to 14. In this inverting output Q of the third and fourth stage the case occurs at one of the two nand gates 7 or 17 a low-first shift register chains 1 to 5 and the switch-off input of the level. The outputs of these two Nand gates are connected to A. Connected between the first and second stages of the sequence, each with an input of the exclusive-OR gate 27, register chains 1 to 5 and 11 to 15 each have a nand gate at whose output 45 a high level occurs. At the same time, ter 6 or 16 is switched on, one input of which has to be switched off in the corresponding fourth shift register stage, the gear of the first stage of the shift register chains and B pulse must be written. The outputs of these stages are an input of one nand gate 7 or 17 and their one input each of the exclusive-OR gate 26, the second input is also a simple OR gate with the output of one nand gate 15 can be connected, at the outers 7 and 17 and an input of one of two in each case 46 a high level can only occur if in the fourth and fifth stages of the shift register chains fourth stage 4 or 14 the Shift register chains a one arranged further Nand gates 20 and 21 or 23 and 24 is written. The outputs of the two exclusive-OR gates are connected. The nand gates 20 and 21 or 23 and 24 is 26, 27 are combined via the gate 28 and connected in each case with a third nand gate 22 or 25. 20 connected to the] and K input of the flip-flop 29. Each time These gate combinations are part of a J-F fli- when a BOOV sequence is recognized, the inputs J and plop 29 controlled switching device for crossing out K of the flip-flop 29 are at high potential and the following negative transmission paths. The triggering input of the J-K flip-flop clock edge changes the switching state of the flip-flop. At the flop 29 is connected to the input for the clock signal T, outputs III and IV thus occur two unipolar pulse trains. Its outputs are connected to the inputs of the other Nand- ^, in which in normal operation between two time gates 21 and 24 or 20 and 23 connected. In the switching-over following pulses of a sequence of a pulse of the other device, two further exclusive-OR gates 26, 27 are occurring before the sequence. This rule of bipolarity is only violated when seen, the inputs of which contain bit errors I or II with the output of the first nand input pulse sequences, or the gate 7.17 or the output of the fourth stages of the shift decoder does not work properly. Monitoring of the bipolar register chains are connected. The outputs of the exclusivity rule at outputs III and IV therefore monitor OR gates 26 and 27 are connected via a further gate 28 - at the same time the operation of the decoder and this is pre-defined and with the J and K inputs of the Flip-flop 29 interconnected transmission devices.

bunden. Beim Phasenplan nach Fig. 4 sind übereinander die Ein-Nachfolgend wird die Funktionsweise dieses HDB3-Deco- gangsimpulsfolgen I und II, das Taktsignal T, die an den Aus-ders erläutert. Die beiden unipolaren Impulsfolgen werden 35 gängen 41 bis 52 der verschiedenen Gatter, Schieberegisterstu-über die Eingänge I und II je einer der beiden fünfstufigen fen und des J-K-Flipflop auftretenden Impulse sowie die Impuls-Schieberegisterketten 1 bis 5 bzw. 11 bis 15 zugeführt. Zur folgen an den Ausgängen II und IV eingezeichnet. Überwachung der HDB3-Regel dienen jeweils die Gatterkom- Fig. 5 zeigt einen HDB3-Decoder mit Überwachung der binationen aus den Nand-Gattern 7,17 und den Exklusiv-Oder- Bipolaritätsregel der Ausgangsimpulsfolgen. Die Decoder-Gattern 8,18. Am Ausgang des Exklusiv-Oder-Gatters 8 bzw. 40 Schaltung entspricht der in Fig. 3 dargestellten und vorstehend 18 erscheint nur dann eine logische Eins, wenn in einer der bei- beschriebenen Schaltung, die durch eine zusätzliche Überwaden Schieberegisterstufen 4 bzw. 14 oder 5 bzw. 15 eine Eins chungsschaltung ergänzt ist. Diese Überwachungsschaltung eingeschrieben wurde. Am Ausgang 41 bzw. 42 des Nand-Gat- besteht aus einem J-K-Flipflop 30, einem dem auslösenden Ein-ters 7 bzw. 17 erscheint nur eine logische Null, wenn in die gang des Flipflop vorgeschalteten Inverter 31, der mit dem Ein-Schieberegisterstufen 2,3,12,13 und 14 bzw. 12,13,2,3 und 4 je 45 gang für das Taktsignal T verbunden ist, und aus den Gattern 32 eine Null eingeschrieben wurde, am Ausgang des Exklusiv- bis 35. Die beiden Nand-Gatter 32 und 33 sind mit jeweils einem Oder-Gatters 8 bzw. 18 eine logische Eins auftritt, der Eingang mit den Ausgängen des J-K-Flipflop 30 verbunden, der Abschalteeingang A auf hohem Pegel liegt und gleichzeitig in jeweils zweite Eingang ist an den J-Eingang bzw. K-Eingang die Schieberegisterstufe 1 bzw. 11 eine Eins eingeschrieben des Flipflop 30 geführt, die an die Ausgänge III und IV ange-wurde. Das ist nur dann der Fall, wenn die Folge 000V oder 50 schaltet sind. Die Ausgänge der beiden Nand-Gatter 32,33 sind BOOV eingeschrieben wurde. Der V-Impuls ist dabei in die erste mit den Eingängen des Nand-Gatters 34 verbunden, dessen Schieberegisterstufe 1 bzw. 11, ein B-Impuls in die vierte Stufe 4 Ausgang an den einen Eingang eines weiteren Gatters 35 bzw. 14 der Schieberegisterkette eingeschrieben. geführt ist. Der zweite Eingang des Gatters 35 ist mit dem Ein-Durch den niedrigen Pegel am Ausgang des Nand-Gatters 7 gang für das Taktsignal T verbunden, sein Ausgang bildet den bzw. 17 werden die Nand-Gatter 6 bzw. 16 zwischen der ersten 55 Fehlerimpulsausgang F. Am Fehlerimpulsausgang F tritt für und zweiten Stufe sowie die Nand-Gatter 20 und 21 bzw. 23 und jede Bipolaritätsverletzung ein Fehlerimpuls auf. Fehler-24 zwischen der vierten und fünften Stufe der Schieberegister- impulse treten am Ausgang F auch dann auf, wenn durch einen ketten gesperrt. Mit dem folgenden Schiebetakt werden des- Fehler im Decoder eine der beiden unipolaren Ausgangsfolgen halb die V- und B-Impulse gelöscht. III oder IV dauernd auf hohem oder niedrigem Pegel liegt. Kein Die zwischen den vierten und fünften Schieberegisterstufen so Fehlerimpuls tritt auf, wenn durch einen Fehler der vorgeschal-angeordnete Umschalteeinrichtung zum Auskreuzen der Über- teten Einrichtungen beide Eingangsimpulsfolgen I und II tragungswege wird vom Schaltzustand des J-K-Flipflop 29 dauernd Null sind. bound. In the phase diagram according to FIG. 4, one above the other, the following is the mode of operation of this HDB3 decoupling pulse sequences I and II, the clock signal T, which is explained at the ends. The two unipolar pulse trains are 35 gears 41 to 52 of the various gates, shift register stage via inputs I and II each one of the two five-stage fen and the J-K flip-flop, as well as the pulse shift register chains 1 to 5 and 11 to 15 respectively. Followed at exits II and IV. Monitoring of the HDB3 rule is used in each case by the gate com-. FIG. 5 shows an HDB3 decoder with monitoring of the combinations of the nand gates 7, 17 and the exclusive-or bipolarity rule of the output pulse sequences. The decoder gates 8.18. At the output of the exclusive-OR gate 8 or 40 circuit corresponds to that shown in FIG. 3 and above 18, a logic one only appears if in one of the circuits described, which are shift register stages 4 or 14 or 5 or 15, a one circuit is added. This monitoring circuit has been registered. At output 41 or 42 of the Nand-Gat- consists of a JK flip-flop 30, a triggering unit 7 or 17, only a logical zero appears when inverter 31 connected upstream of the flip-flop, which is connected to the input Shift register stages 2,3,12,13 and 14 or 12,13,2,3 and 4 each 45 gang for the clock signal T is connected, and a zero was written from the gates 32, at the output of the exclusive to 35. Die Both nand gates 32 and 33 have a logic one each with an OR gate 8 and 18, the input is connected to the outputs of the JK flip-flop 30, the switch-off input A is at a high level and at the same time the second input is on the J input or K input, the shift register stage 1 or 11, a one of the flip-flop 30, which was connected to the outputs III and IV. This is only the case if the sequence 000V or 50 are switched. The outputs of the two Nand gates 32, 33 are BOOV. The V pulse is connected in the first to the inputs of the nand gate 34, whose shift register stage 1 or 11, a B pulse in the fourth stage 4 output, is written to one input of a further gate 35 or 14 of the shift register chain . is led. The second input of the gate 35 is connected to the on-by the low level at the output of the nand gate 7 gear for the clock signal T, its output forms the or 17, the nand gates 6 and 16 between the first 55 error pulse output F. An error pulse occurs at the error pulse output F for the second stage and the nand gates 20 and 21 or 23 and every bipolarity violation. Errors-24 between the fourth and fifth stage of the shift register pulses occur at output F even if blocked by a chain. With the following shift clock, the error in the decoder is one of the two unipolar output sequences half of the V and B pulses deleted. III or IV is constantly at a high or low level. None The error pulse between the fourth and fifth shift register stages occurs when, due to an error in the upstream switching device for crossing out the transferring devices, both input pulse sequences I and II transmission paths are permanently zero by the switching state of the J-K flip-flop 29.

gesteuert. Ist dessen Ausgang 48 auf hohem Pegel und der Wird der Anschluss A (Abschalteeingang) des Decoders zweite Ausgang auf niederem Pegel, so erfolgt kein Auskreu- auf niedrigen Pegel gelegt, so wird die HDB-Decodierung zen. Die Nand-Gatter 21 und 24 sind gesperrt. Die in der vier- 65 abgeschaltet. Die Bipolaritätsüberwachung bleibt jedoch in ten Stufe 4 bzw. 14 eingeschriebenen Zustände werden über die Betrieb. Sie kann in diesem Fall für die Bipolaritäts- controlled. If its output 48 is at a high level and if the connection A (switch-off input) of the decoder second output is at a low level, then no cross-out is set to a low level, the HDB decoding will be done. Nand gates 21 and 24 are locked. The switched off in the four- 65. However, the bipolarity monitoring remains in level 4 or 14. In this case it can be used for the bipolarity

Nand-Gatter 20 und 22 bzw. 23 und 25 in die fünfte Stufe 5 bzw. Überwachung von Übertragungssignalen im AMI-Code ausge- Nand gates 20 and 22 or 23 and 25 in the fifth stage 5 or monitoring of transmission signals in the AMI code

15 der Schieberegisterketten geschoben. Invertiert sich der nützt werden. Wird der Anschluss A zusätzlich mit einem wei- 15 of the shift register chains pushed. Inverts to be useful. If connection A is additionally

teren Eingang des Gatters 35 verbunden (strichlierte Linie in Fig. 5), so erfolgt gleichzeitig mit der Abschaltung der HDB-Decodierung eine Abschaltung der Überwachung. teren input of the gate 35 connected (dashed line in Fig. 5), the monitoring is switched off simultaneously with the switching off of the HDB decoding.

Eine Bitfehlerhäufigkeitsmessung durch Messung der Bipla-ritätsverletzung ist jedoch problematisch. Statistische Untersu- 5 chungen haben gezeigt, dass bei einer digitalen Basisbandübertragung durch statistische Störspannungen etwa 3A der Bitfehler als Mehrfachfehler auftreten. Die am häufigsten auftretenden Doppelfehler bedingen jedoch meistens keine Bipolari-tätsverletzung. Bei einer HDBn-Übertragung kann man Bitfeh- 10 1er jedoch auch dann feststellen, wenn sie zwar keine Bipolari-tätsverletzung zur Folge haben, jedoch mehr als n Nullen im Übertragungssignal hervorrufen. In Fig. 6 ist ein Decoder gezeigt, an dessen Fehlerimpulsausgang Impulse ausser bei Bipolaritätsverletzungen auch jedesmal dann auftreten, wenn 15 in beiden Eingangsimpulsfolgen I und II gleichzeitig vier oder mehr aufeinander folgende Nullen auftreten. Hierfür enthält der Decoder, der in seinem Aufbau dem in Fig. 5 dargestellten und vorstehend beschriebenen HDB3-Decoder entspricht, eine However, a bit error frequency measurement by measuring the bipolarity violation is problematic. Statistical investigations have shown that around 3A of the bit errors occur as multiple errors in a digital baseband transmission due to statistical interference voltages. However, the most common double errors usually do not result in a bipolar injury. In the case of an HDBn transmission, however, bit errors can also be ascertained if they do not result in a bipolar violation, but cause more than n zeros in the transmission signal. 6 shows a decoder, at the error pulse output of which, in addition to bipolarity violations, pulses also occur every time four or more consecutive zeros occur in both input pulse sequences I and II. For this purpose, the decoder, which corresponds in structure to the HDB3 decoder shown in FIG. 5 and described above, contains one

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zusätzliche dreistufige Schieberegisterkette 37 bis 39 sowie ein NOR-Gatter 36 und ein Nand-Gatter 40. Die Eingänge des Nand-Gatters 40 sind mit den einzelnen Stufen der zusätzlichen dreistufigen Schieberegisterkette 37 bis 39, mit dem Ausgang des NOR-Gatters 36, das zugleich an den D-Eingang der ersten Stufe 37 geführt ist, und mit dem Abschalteeingang A verbunden. Der Ausgang des Nand-Gatters 40 ist an einen dritten Eingang des Nand-Gatters 34 geführt. Die beiden Eingänge des NOR-Gatters 36 sind jeweils mit dem Ausgang der ersten Stufe der Schieberegisterketten 1 bis 5 und 11 bis 15 verbunden. additional three-stage shift register chain 37 to 39 as well as a NOR gate 36 and a nand gate 40. The inputs of the nand gate 40 are with the individual stages of the additional three-stage shift register chain 37 to 39, with the output of the NOR gate 36, which at the same time is led to the D input of the first stage 37, and connected to the shutdown input A. The output of the nand gate 40 is led to a third input of the nand gate 34. The two inputs of the NOR gate 36 are each connected to the output of the first stage of the shift register chains 1 to 5 and 11 to 15.

Bei den Decodierschaltungen nach den Fig. 2,3,5 und 6 können die beiden unipolaren Ausgangsfolgen über eine Gegentaktschaltung direkt in eine Folge im AMI-Code zusam-mengefasst werden. In diesem Fall kann die Bipolaritätsüber-wachung an einer Interface-Schaltung auch durch ein externes Gerät erfolgen. Die beiden unipolaren Impulsfolgen lassen sich aber auch mit einem Oder-Schaltglied zu einer Binären-Impuls-folge zusammensetzen. Nach der Oder-Schaltung ist dann eine Bipolaritätsüberwachung nicht mehr möglich. In the decoding circuits according to FIGS. 2, 3, 5 and 6, the two unipolar output sequences can be combined directly into one sequence in the AMI code via a push-pull circuit. In this case, the bipolarity monitoring on an interface circuit can also be carried out by an external device. The two unipolar pulse sequences can also be combined with an OR switching element to form a binary pulse sequence. After the OR circuit, bipolarity monitoring is then no longer possible.

G G

5 Blatt Zeichnungen 5 sheets of drawings

Claims

620802 2 PATENT CLAIMS 4. HDB3 decoder according to claim 3, characterized in

1. HDBn decoder with a regeneration circuit, which has a net pulse sequence received at the outputs (III, IV) of the transmission paths in the HDBn code into a unipolar monitoring circuit consisting of a JK flip-flop (30), pulse sequence for all positive transmission pulses and one in front of the JK flip-flop In verter (31) and white-second unipolar pulse train for all negative transmission 5 tter gates (32 to 35) is connected, of which two gat pulses are converted, with two shift register chains with n + 2 ter (32, 33) on the input side, each with an output of the JK flip stages, to each of which one of the unipolar pulse sequences is fed flop (30) and with the outputs (III and IV) of the transmission, and with a test unit for examining the pulse - Paths, which are simultaneously connected to the J and K inputs of the flip-flop (30) as a result of inserted pulses and deletion of the inserted ones, are connected and on the output side to the pulses with a corresponding pulse train, dad Characterized by 10 inputs of a third gate (34) and that between the (n + l) th and (n + 2) th stage of the switching that the output of the third gate (34) and the input for register chains (a, b) a changeover switch (S) for crossing out which the clock signal (T) with the inputs of a fourth gate (35) transmission paths is provided. are connected, the output of which is the error pulse output (F)

2. HDBn decoder according to claim 1, characterized marked.

net that at the outputs (III, IV) of the shift register chains 15 5. HDB3 decoder according to claim 4, characterized in (a, b) a monitoring unit (VM) with an output (F) that the third gate (34 ) has a third input, is provided for error pulses which, by monitoring the bipolarity rule of the two unipolar pulse sequences connected to the output of a further nand gate (40), is one whose inputs have the stages of an additional three monitoring of transmission links and Decoder pre-stage shift register chain (37 to 39), with the shutdown takes. 20 input (A) and connected to the output of a NOR gate (36)

3. HDB3 decoder according to claim 1, in which a first five-bound are, the input side to the outputs of the first stage shift register chain of 5 D flip-flops (1 to 5) and a stage of the shift register chains (1 to 5 and 11 to 15 ) Second five-stage shift register chain consisting of five D flip-flops (11 are closed.

to 15) are provided in which the D inputs of the first stage (1, 11) of the two shift register chains with the 25th

Inputs (I or II) for which by division from the received

The unipolar pulse sequences obtained from the HDB3 sequence and the triggering inputs of all stages (1 to 5 and 11 to 15) of the two shift register chains are connected to one another and to the input. The invention relates to an HDBn decoder connected to the clock signal (T) and in the further 30 of a regeneration circuit which includes a received pulse train gate combination of two exclusive-OR gates (8,18) in the HDBn code in a unipolar pulse train for all positive with two inputs and two Nand gates (7,17) Eight input transmission pulses and a second unipolar pulse train are provided, of which the inputs of the exclusive are converted for all negative transmission pulses, with two OR gates (8,18) with the inverting output (Q) of the shift register chains with n + 2- Stages to which one of the unipo-fourth stages (4, 14) of the shift register chains (1 to 5 35 lar pulse sequences) is fed, and with a test unit or 11 to 15) directly and de r each fifth stage (5.15) for examining the pulse sequence for inserted pulses and the shift register chains (1 to 5 or 11 to 15) are cross-connectable via a solution of the pulses used with a corresponding pulse-gate switch (53 to 58) and follow. HDB = High Density Bipolar (see e.g. “Pulstechnik” the inputs of one nand gate (7) with the output (Q) from Hölzler-Holzwarth, Springer Verlag, Berlin, Heidelberg the first and second, the inverting output ( Q) of 40 1976, Volume II, page 324.

Third stage of the first shift register chain (1 to 5), the output. Such a decoder is known from DE-OS 2 430 760, the one exclusive-OR gate (8), the output (Q).

second, the inverting output (Q) of the third and four- The HDBn code is a filled pseudo-ternary code, at th stage of the second shift register chain (11 to 15) and which the original binary signal is then converted,

a shutdown input (A) and the inputs of the second 45 if more than n binary values zero occur in succession. In the case of nand gates (17) with the output (Q) of the first and two codes, groups of (n + 1) are converted directly onto one another, the inverting output (Q) of the third stage of the following binary values zero.

second shift register chain (11 to 15), the output of the for the interfaces between system units of the lower

second exclusive-OR gate (18), the output (Q) of the two hierarchical levels of digital transmission systems, the inverting output (Q) of the third and fourth 50, the HDB3 code is currently preferably used. This level of the first shift register chain (1 to 5) and that is generated from a binary signal according to the following rule

Shutdown input (A) are connected, characterized by: groups of four each in immediate succession-net that two further nand gates (20 and 21 or 23 and the zeros of the binary signal are combined by combination 24), each one ( 20 or 23) each replaced a third Nand gate, which also contain ones. Such a combination (22 or 25) is connected downstream, part of a JK flip-55 consists of the sequence 000V if the binary signal between flop (29) controlled switching device for crossing out two insertion points is an odd number of ones Transmission paths are that the triggering input of the stops. If, on the other hand, two insertion points are separated by a straight flip-flop (29) with the triggering inputs of the fifth stage, the second group of shift register chains (1 to 5 and 11 to 15) and its out is made up of four zeros by the Combination B00V replaced. B and V gears are connected to inputs of the two further Nand gates (21.24 tn have the binary value one. On insertion, the respectively 20.23) are connected and that in the switchover conversion into a pseudo-ternary signal in which each binary device has two further exclusive-OR gates (26, 27) pre-zero as pseudo-ternary zero and each binary one - including those whose inputs are connected with the output of the first and borrowed B-positions - alternately as positive or negative of the second nand gate (7, 17) or the output of the fourth pulse. Only the binary zeros replaced by V are excluded from this bipolar level of the shift register chains (1 to 5 and 11 to 15). A V den and their outputs via a gate (28) is always taken as a pulse of the same polarity as the last and sent with the J and K input of the flip-flop (29) pulse - including B - sent. Through these are. As a rule, all V-pulses used form a strict one

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bipolar sequence. Likewise, all other impulses (useful for a comparison of the two codes, the execution impulses and the used B impulses) together form a strict reference in the introduction to the description, where the unipolar sequence. individual pulse diagrams have already been explained.

The formation law for the HDBn code differs. Fig. 2 shows an HDBn decoder in a block diagram, best-

only in that the number of zeros inside the group 5 consisting of two shift register chains a and b, each with n + 2

is another. Stages, a test unit P for examining the pulse train

In Fig. 1, a pulse train in the AMI code (middle row) is used on pulses (V and B), one between those shown, which often used in PCM transmission (n + l) th and (n + 2) th stage the shift register chains a and b. With this code, in the order of the binary-arranged changeover switches S for ticking the transfer values 1, regardless of the binary values in between, the solution paths and all even-numbered binary values one connected to the outputs III and IV of the transfer zero remain unchanged while the Violation Monitor VM is connected one all odd-numbered binary values one to binary values -1 converted output F for error pulses. The monitoring of such will be set. The beginning with a binary value of one is here - decoders are based on the idea that HDB deco is assumed. The lower line in Fig. 1 shows a dation with a direct conversion into an AMI signal to connect pulse train in the HDB3 code according to the 15 already described and the decoded signal on bipolarity violation education law. gene to check. For this purpose, according to the above, one compares the polarity of the pulses of a given described construction of the decoder, a pulse sequence in the sequence in the AMI code with the polarity of the signal pulses in the HDBn code, first in a unipolar pulse sequence I for all the same sequence in the HDB3 code, one recognizes that the one-positive transmission impulses and a second unipolar setting of V-impulses have no influence on the polarity of the 2o impulse sequence II for all negative transmission impulses. In contrast to this, everyone walks. This conversion or division of the received B pulse inverts the polarity of the signal pulses. If in the HDBn sequence in the two unipolar pulse trains I and II HDB3 decoders only the B and V pulses on the received were carried out in the upstream regeneration circuit R. Both signals were removed, so a pseudo-ternary sequence with pulse trains would pass through the decoder separate paths with bipolarity violations after each suppressed B pulse. 2s same devices, namely one of the two shifters. In order to avoid these injuries, decoder register chains a and b are always connected to separate outputs III and IV. However, monitoring of the decoder is not examined according to the HDBn rule. Possible in a decoder. away two pulses separated by n zeros (000V), if

Thus, by using the HDB3 codes when only zeros are transmitted in time in the second way, the interface code becomes the following problem: only the second pulse V is deleted in each hierarchy. Follow the impulses in one stage, the digital ground lines - a ground line distance of n-1 zeros without pulses in the second way (B00V), includes all transmission devices from the formation of both pulses (B and V) are deleted. At the same time, the multiplex signals up to their resolution - the transmissions with the electronically controlled changeover switch are basically crossed out via a digital signal in the multiplexing path. This state of the transmission dung monitors the sync word added. HDBn encoder paths are retained until a combination word B00V is only recognized again in one of the two paths and decoders. The outputs are monitored if there are at least n + 1 zeros in the immediate III and IV, thus creating two unipolar pulse sequences, with a telable sequence. If a digital ground line runs over those in fault-free and error-free operation between two or more codecs, it is very difficult to isolate the error, 40 pulses in one sequence always only one pulse in the other sequence as long as there is no adequate monitoring. An occurrence must occur (AMI rule). If one connects to outputs III monitoring of the encoder by monitoring the HDB and IV a simple violation monitor, rules can be set, but monitoring the decoder at the same time as a route check does not decode the decoder. This is particularly important because it is awake.

Decoder no longer able to use the B and / or 45 Fig. 3 shows the circuit diagram of an HDB3 decoder, Fig.

4 den

To delete V-impulses, the frequency of errors is shown in the associated phase plan. The division of the received station time slots depends on the level of control, while the HDB3 sequence is in the two unipolar pulse sequences I and II

Frame password monitoring noticed no error. not shown here; it usually takes place in a pre-