DE3528704C2

DE3528704C2 -

Info

Publication number: DE3528704C2
Application number: DE19853528704
Authority: DE
Inventors: Heinrich Dipl.-Ing. 8000 Muenchen De Nirschl
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1985-08-09
Filing date: 1985-08-09
Publication date: 1988-06-16
Also published as: DE3528704A1

Description

Die Erfindung bezieht sich auf Anordnungen zur Weitergabe von Signalen einer Mindestdauer, insbesondere Fehlermeldungen, innerhalb eines n-bit-Multiplexsignals.The invention relates to arrangements for forwarding signals of a minimum duration, in particular error messages, within an n- bit multiplex signal.

Aus der DE-OS 27 42 525 ist eine Schaltungsanordnung zur Er mittlung von in ihrer Dauer eine vorgegebene Mindestdauer über schreitenden Eingangssignalen bekannt.From DE-OS 27 42 525 is a circuit arrangement for Er averaging a predetermined minimum duration known input signals.

Aus der DE-AS 26 20 059 sind weiter D-Flip-Flops und aus der DE-AS 27 38 836 Schieberegister bekannt. D- flip-flops are also known from DE-AS 26 20 059 and shift registers from DE-AS 27 38 836.

Aus dem "Pflichtenheft für Fehler- und Störungssignalisierung für PCM- und DS-Geräte", Deutsche Bundespost, Fernmeldetechni sches Zentralamt, Referat N12, FTZ 153, Pf1 . . ., Aufgabe 2 ist es bekannt, daß Fehlermeldungen erst auf Signalleitungen gege ben werden sollen, wenn der fehlerhafte Zustand mindestens 150 ms lang andauert. Die Fehlermeldung zum Signalfeld muß jedoch spätestens 600 ms nach Erkennen des Fehlers erfolgen.From the "Specifications for error and fault signaling for PCM and DS devices ", Deutsche Bundespost, Telecommunications Central Office, Unit N12, FTZ 153, Pf1. . ., Task 2 is it is known that error messages only come on signal lines ben if the faulty condition at least Lasts for 150 ms. The error message for the signal field must however at the latest 600 ms after detection of the error.

Eine individuelle Zeitbewertung wurde bisher für jedes Einzel signal analog vorgenommen.An individual time evaluation has so far been made for each individual analog signal.

Aufgabe der Erfindung ist es, für die Fehlersignalisierung oder Probleme ähnlicher Art Anordnungen anzugeben, die, verglichen mit analogen Lösungen, einen geringeren Bauelementeaufwand und daher Platzbedarf benötigen, bei denen die Bestückungs- und Prüfkosten geringer sind und bei denen die Verzögerungszeiten leicht veränderbar sind.The object of the invention is for error signaling or Problems of a similar nature to specify arrangements that, compared with analog solutions, less components and therefore need space where the assembly and Test costs are lower and the delay times are easily changeable.

Ausgehend von einer Anordnung der einleitend geschilderten Art wird diese Aufgabe erfindungsgemäß dadurch gelöst, daß ein n-bit-Demultiplexer vorgesehen ist, in dessen Eingang das n-bit-Multiplexsignal eingespeist wird, daß n zustandsmäßig arbeitende RS-Kippstufen (latches) vorgesehen sind, deren eine Eingänge jeweils mit einem Ausgang des n-bit-Demultiplexers verbunden sind und deren andere Eingänge mit einem gemeinsamen Takteingang für einen zeitbestimmenden Takt verbunden sind, daß n D-Flip-Flops vorgesehen sind, deren D-Eingänge jeweils mit einem Q-Ausgang der RS-Kippstufen verbunden sind und deren Takteingänge mit dem gemeinsamen Takteingang verbunden sind und daß ein n-bit-Multiplexer vorgesehen ist, dessen Eingänge je weils mit einem Q-Ausgang der D-Flip-Flops verbunden sind und dessen Ausgang ein zeitbewertetes n-bit-Multiplexsignal abgibt.Starting from an arrangement of the type described in the introduction, this object is achieved according to the invention in that an n -bit demultiplexer is provided, into the input of which the n -bit multiplex signal is fed in, that n state-working RS flip-flops (latches) are provided, whose inputs are each connected to an output of the n -bit demultiplexer and whose other inputs are connected to a common clock input for a time-determining clock that n D flip-flops are provided, the D inputs of which are each connected to a Q output the RS flip-flops are connected and their clock inputs are connected to the common clock input and that an n -bit multiplexer is provided, the inputs of which are each connected to a Q output of the D flip-flops and the output of which is a time-weighted n - bit multiplex signal.

Vorteilhaft ist es dabei, wenn an Stelle von einem n-bit-Demul tiplexer sowie von n RS-Kippstufen ein adressierbares n-bit-Latch und/oder an Stelle von n D-Flip-Flops sowie von einem n-bit-Multiplexer ein n-bit-Multiplexer mit Latch vorge sehen ist.It is advantageous if, instead of an n -bit demul tiplexer and n RS flip-flops, an addressable n -bit latch and / or instead of n D flip-flops and an n -bit multiplexer n- bit multiplexer with latch is provided.

Die Aufgabe läßt sich ebenfalls in vorteilhafter Weise lösen, wenn ein n-bit-Demultiplexer vorgesehen ist, in dessen Eingang das n-bit-Multiplexsignal eingespeist wird, wenn n Zähler vor gesehen sind, deren Rücksetzeingänge jeweils mit einem Ausgang des n-bit-Demultiplexers verbunden sind und deren Takteingänge mit einem gemeinsamen Takteingang für einen zeitbestimmenden Takt verbunden sind, und wenn ein n-bit-Multiplexer vorgesehen ist, dessen Eingänge jeweils mit dem Ausgang und dem Freigabe- Eingang eines Zählers verbunden sind und dessen Ausgang ein zeitbewertetes n-bit-Multiplexsignal abgibt.The task can also be solved in an advantageous manner if an n -bit demultiplexer is provided, into whose input the n -bit multiplex signal is fed if n counters are seen, the reset inputs of which are each provided with an output of the n -bit- Demultiplexers are connected and the clock inputs are connected to a common clock input for a time-determining clock, and if an n -bit multiplexer is provided, the inputs of which are connected to the output and the release input of a counter and the output of which is a time-weighted n - bit multiplex signal.

Die Aufgabe läßt sich schließlich in vorteilhafter Weise lösen, wenn ein erstes n-bit-Schieberegister vorgesehen ist, in dessen Eingang das n-bit-Multiplexsignal eingespeist wird und dessen Takteingang mit einem gemeinsamen Takteingang für einen zeitbe stimmenden Takt verbunden ist, wenn ein erstes UND-Gatter vorgesehen ist, dessen erster Eingang mit dem Eingang des ersten n-bit-Schieberegisters und dessen zweiter Eingang mit dem Ausgang des ersten n-bit-Schieberegisters verbunden ist, wenn ein zweites n-bit-Schieberegister vorgesehen ist, dessen Eingang mit dem Ausgang des ersten UND-Gatters und dessen Takt eingang mit dem gemeinsamen Takteingang verbunden ist, wenn ein zweites UND-Gatter vorgesehen ist, dessen erster Eingang mit dem Ausgang des ersten UND-Gatters und dessen zweiter Eingang mit dem Ausgang des zweiten Schieberegisters verbunden ist, und wenn ein D-Flip-Flop vorgesehen ist, dessen D-Eingang mit dem Ausgang des zweiten UND-Gatters, dessen Takteingang mit dem gemeinsamen Takteingang verbunden ist und dessen Ausgang ein zeitbewertetes n-bit-Multiplexsignal abgibt.The task can finally be solved in an advantageous manner if a first n- bit shift register is provided, in the input of which the n- bit multiplex signal is fed and whose clock input is connected to a common clock input for a time-determining clock when a first AND gate is provided, the first input of which is connected to the input of the first n- bit shift register and the second input of which is connected to the output of the first n- bit shift register if a second n- bit shift register is provided, the input of which is the output of the first AND gate and its clock input is connected to the common clock input if a second AND gate is provided, the first input of which is connected to the output of the first AND gate and the second input of which is connected to the output of the second shift register , and if a D flip-flop is provided, its D input with the output of the second AND gate, the clock input with the geme is connected to the clock input and the output of which outputs a time-weighted n- bit multiplex signal.

Die erfindungsgemäßen Anordnungen sind besonders für die Ver arbeitung von Fehlermeldungen in Pulscodemodulations-Geräten Digitalsignal-Multiplexgeräten und Digitalsignal-Kanalvertei lern geeignet.The arrangements of the invention are particularly for the Ver Processing of error messages in pulse code modulation devices Digital signal multiplexing devices and digital signal channel distribution suitable for learning.

Anhand von Ausführungsbeispielen wird die Erfindung nachste hend näher erläutert.The invention will be described next on the basis of exemplary embodiments explained in more detail.

Fig. 1 zeigt ein erstes Ausführungsbeispiel der Erfindung, Fig. 1 shows a first embodiment of the invention,

Fig. 2 zeigt ein zweites Ausführungsbeispiel der Erfindung, Fig. 2 shows a second embodiment of the invention,

Fig. 3 zeigt ein drittes Ausführungsbeispiel der Erfindung, Fig. 3 shows a third embodiment of the invention,

Fig. 4 zeigt ein viertes Ausführungsbeispiel der Erfindung. Fig. 4 shows a fourth embodiment of the invention.

Fig. 1 zeigt ein erstes Ausführungsbeispiel der Erfin dung. Die Anordnung enthält einen Eingang 1, einen n-bit- Demultiplexer 2, RS-Kippstufen (latches) 3 bis 5, D-Flip- Flops 6 bis 8, einen gemeinsamen Takteingang 9 für einen zeitbestimmenden Takt, einen n-bit-Multiplexer 10, einen Ausgang 11 und einen Multiplexadreßeingang 12. Fig. 1 shows a first embodiment of the inven tion. The arrangement contains an input 1 , an n- bit demultiplexer 2 , RS flip-flops (latches) 3 to 5 , D flip-flops 6 to 8 , a common clock input 9 for a time-determining clock, an n- bit multiplexer 10 , an output 11 and a multiplex address input 12 .

Im Demultiplexer 2 werden die Kanäle eines am Eingang 1 anliegenden n-bit-Multiplexsignals mit den Multiplexadres sen am Eingang 12 auf die Ausgänge verteilt, die mit den R-Eingängen der RS-Kippstufen 3 bis 5 verbunden sind. Die S-Eingänge dieser RS-Kippstufen 3 bis 5 sind mit dem gemeinsamen Takteingang 9 verbunden. Wird an diesen der zeitbestimmende Takt angelegt, so werden die RS-Kippstu fen 3 bis 5 periodisch gesetzt. Liegt in keinem der Kanäle des n-bit-Multiplexsignals eine Fehlermeldung an, dann werden die RS-Kippstufen 3 bis 5 durch die Signale an den Ausgängen des Demultiplexers 2 sofort wieder rück gesetzt. Tritt in einem oder mehreren Kanälen ein Fehler signal auf, so unterbleibt die Rücksetzung und das nach folgende D-Flip-Flop 6-8 übernimmt mit dem zeitbestim menden Takt am gemeinsamen Takteingang 9 in der nächsten Taktperiode den Inhalt der vorgeschalteten RS-Kippstufe, wenn das Fehlersignal zu diesem Zeitpunkt noch da ist. Der Multiplexer 10 empfängt mit dem Multiplextakt die Ausgangssignale der D-Flip-Flops 6 bis 8 und am Ausgang 11 erscheint ein n-bit-Multiplexsignal mit Fehlersignalen wenigstens minimaler Dauer.In the demultiplexer 2 , the channels of an n- bit multiplex signal present at input 1 are distributed with the multiplex addresses at input 12 to the outputs which are connected to the R inputs of the RS flip-flops 3 to 5 . The S inputs of these RS flip-flops 3 to 5 are connected to the common clock input 9 . If the time-determining cycle is applied to this, the RS tilt levels 3 to 5 are set periodically. If there is no error message in any of the channels of the n- bit multiplex signal, the RS flip-flops 3 to 5 are immediately reset by the signals at the outputs of the demultiplexer 2 . If an error signal occurs in one or more channels, the reset is omitted and the following D flip-flop 6-8 takes over the content of the upstream RS flip-flop with the time-determining clock at the common clock input 9 in the next clock period, if the error signal is still there at this point. The multiplexer 10 receives the output signals of the D- flip-flops 6 to 8 with the multiplex clock, and an n- bit multiplex signal with error signals of at least a minimum duration appears at the output 11 .

Fig. 2 zeigt ein weiteres Ausführungsbeispiel der Erfin dung, das dieselben Elemente enthält wie die Anordnung nach Fig. 1. Es sind lediglich die Anschlüsse für die R- und S-Eingänge der RS-Kippstufen 3 bis 5 vertauscht. Jetzt setzt der zeitbestimmnde Takt am Takteingang 9 die RS-Kippstufen 3 bis 5 periodisch zurück, und die Fehler signale können die RS-Kippstufen 3 bis 5 setzen. Fig. 2 shows another embodiment of the inven tion, which contains the same elements as the arrangement of Fig. 1. Only the connections for the R and S inputs of the RS flip-flops 3 to 5 are interchanged. Now the time-determining cycle at clock input 9 periodically resets the RS flip-flops 3 to 5 , and the error signals can set the RS flip-flops 3 to 5 .

Fig. 3 zeigt ein weiteres Ausführungsbeispiel der Erfin dung. Diese Anordnung enthält ebenfalls einen Eingang 1, einen n-bit-Demultiplexer 2, einen n-bit-Multiplexer 10 und einen Ausgang 11. Weiter sind Zähler 13 bis 15 vor handen, deren Rücksetzeingänge R mit jeweils einem Aus gang des n-bit-Demultiplexers 2, deren Takteingänge C mit dem gemeinsamen Takteingang 9 und deren Ausgänge und Freigabe-Eingänge E jeweils mit einem Eingang des n-bit-Multiplexers 10 verbunden sind. Fig. 3 shows another embodiment of the inven tion. This arrangement also contains an input 1 , an n- bit demultiplexer 2 , an n- bit multiplexer 10 and an output 11 . Furthermore, counters 13 to 15 are present, whose reset inputs R each have an output from the n -bit demultiplexer 2 , whose clock inputs C have the common clock input 9 and whose outputs and enable inputs E each have an input of the n -bit- Multiplexers 10 are connected.

Ein an den Takteingang 9 angelegter zeitbestimmender Takt bewirkt, daß die Zähler 13 bis 15 zu zählen beginnen, wenn eine Fehlermeldung vorliegt. Ist im n-bit-Multiplex signal am Eingang 1 keine Fehlermeldung enthalten, dann werden die Zähler 13 bis 15 von den Ausgangssignalen des n-bit-Demultiplexers 2 periodisch zurückgesetzt. Ledig lich dann, wenn in einem oder mehreren Kanälen ein Feh lersignal auftaucht, bleibt die Rücksetzung aus und die betroffenen Zähler zählen bis zu ihrem Maximalwert durch, bei dessen Erreichen sie sich über ihren Freigabe-Eingang E selbst blockieren, es sei denn, es erfolgt zwischen zeitlich doch noch eine Rücksetzung. Der n-bit-Multiple xer 10 übernimmt die Ausgangszustände der Zähler 13 bis 15 und bildet am Ausgang 11 ein zeitbewertetes n-bit-Multiplexsignal.A time-determining clock applied to the clock input 9 causes the counters 13 to 15 to start counting when an error message is present. If there is no error message in the n- bit multiplex signal at input 1 , the counters 13 to 15 are periodically reset by the output signals of the n- bit demultiplexer 2 . Only if an error signal appears in one or more channels, the reset does not take place and the counters concerned count up to their maximum value, upon reaching which they block themselves via their release input E , unless this occurs in between a reset. The n- bit multiple 10 takes over the output states of the counters 13 to 15 and forms a time-weighted n- bit multiplex signal at the output 11 .

Fig. 4 zeigt eine letzte erfindungsgemäße Anordnung. Sie enthält, wie die anderen Anordnungen, einen Eingang 1, einen gemeinsamen Takteingang 9, und einen Ausgang 11. Weiter sind n-bit-Schieberegister 16 und 18, UND-Gatter 17 und 19 und ein D-Flip-Flop 20 vorgesehen. Fig. 4 shows a final arrangement of the invention. Like the other arrangements, it contains an input 1 , a common clock input 9 , and an output 11 . Furthermore, n- bit shift registers 16 and 18 , AND gates 17 and 19 and a D flip-flop 20 are provided.

Am Eingang 1 wird ein n-bit-Multiplexsignal eingespeist, das zugleich am ersten Eingang des UND-Gatters 17 anliegt. Der zeitbestimmende Takt am Eingang 9 kann nun so gewählt werden, daß am zweiten Eingang das entspre chende Bit eines der vorangegangenen Rahmen anliegt. Liegt an beiden Eingängen des UND-Gatters 17 eine logische "1", dann übernimmt die gleichartige nachfol gende Stufe 18, 19 das Ausgangssignal des UND-Gatters 17 und gibt es an das D-Flip-Flop 20 weiter, wenn das betref fende Bit im gewählten vorangegangenen Rahmen den logi schen Zustand "1" hat. Mit der nächsten Periode des zeit bestimmenden Takts gibt das D-Flip-Flop 20 eine logische "1" an den Ausgang 11 weiter. Dies geschieht mit dem Multiplextakt für alle Kanäle des n-bit-Multiplexsignals. Eine Weitergabe eines Fehlersignals erfolgt nur dann, wenn es in einer gewissen Zahl aufeinanderfolgender Pulsrahmen auftritt.An n- bit multiplex signal is fed in at input 1 and is also present at the first input of AND gate 17 . The time-determining clock at input 9 can now be chosen so that the corresponding bit of one of the previous frames is present at the second input. If there is a logic "1" at both inputs of the AND gate 17 , the similar subsequent stage 18, 19 takes over the output signal of the AND gate 17 and passes it on to the D flip-flop 20 when the relevant bit has the logical state "1" in the selected previous frame. With the next period of the time-determining clock, the D flip-flop 20 passes a logic “1” to the output 11 . This is done with the multiplex clock for all channels of the n- bit multiplex signal. An error signal is only passed on if it occurs in a certain number of successive pulse frames.

Claims

1. Arrangement for passing on signals of a minimum duration, in particular error messages, within an n -bit multiplex signal, characterized in that an n -bit demultiplexer ( 2 ) is provided, in the input ( 1 ) of which the n -bit- Multiplex signal is fed in that there are n RS flip-flops ( 3-5 ) which operate in a state-of-the-art manner, one input (R; S) of which is connected to an output of the n -bit demultiplexer ( 2 ) and the other one gears (S; R) are connected to a common clock input ( 9 ) for a time-determining clock,
that n D flip-flop ( 6-8 ) are provided, the D inputs of which are each connected to a Q output of the RS flip-flops ( 3-5 ) and whose clock inputs are connected to the common clock input ( 9 ), and
that an n- bit multiplexer ( 10 ) is provided, the inputs of which are each connected to a Q output of the D flip-flops ( 6-8 ) and the output ( 11 ) of which outputs a time-weighted n- bit multiplex signal.

2. Arrangement according to claim 1, characterized in that instead of an n -bit demultiplexer ( 2 ) and n RS flip-flops ( 3-5 ) an addressable n -bit latch and / or in place of n D - Flip-flops ( 6-8 ) and an n -bit multiplexer ( 10 ) and an n- bit multiplexer with a latch are provided.

3. Arrangement for the transmission of signals of a minimum duration, in particular error messages, within an n- bit multiplex signal, characterized in that
that an n -bit demultiplexer ( 2 ) is provided, in the input ( 1 ) of which the n -bit multiplex signal is fed, that n counters ( 13-15 ) are provided, the reset inputs of which each have an output of the n - bit demultiplexers ( 2 ) are connected and their clock inputs are connected to a common clock input ( 9 ) for a time-determining clock, and
that an n- bit multiplexer ( 10 ) is provided, the inputs of which are each connected to the output and the enable input of a counter ( 13-15 ) and the output ( 11 ) of which outputs a time-weighted n- bit multiplex signal.

4. Arrangement for passing on signals of a minimum duration, in particular error messages, within an n- bit multiplex signal, characterized in that a first n- bit shift register ( 16 ) is provided, in the input ( 1 ) of which the n- bit Multiplex signal is fed in and its clock input is connected to a common clock input ( 9 ) for a time-determining clock,
that a first AND gate ( 17 ) is provided, the first input of which is connected to the input ( 1 ) and the second input of which is connected to the output of the first n- bit shift register ( 16 ),
that a second n- bit shift register ( 18 ) is provided, whose sen input is connected to the output of the first AND gate ( 17 ) and whose clock input is connected to the common clock input ( 9 ),
that a second AND gate ( 19 ) is provided, the first input of which is connected to the output of the first AND gate ( 17 ) and the second input of which is connected to the output of the second n -bit shift register ( 18 ), and that a D flip-flop ( 20 ) is provided, the D input of which is connected to the output of the second AND gate ( 19 ) and whose clock input is connected to the common clock input ( 9 ) and whose output ( 11 ) is a time-weighted n -bit multiplex signal.

5. Arrangement according to one of claims 2 to 4, marked by the use for error messages in pulse code modulation devices digital signal multiplexing devices and digital signal channel ver divide.