DE3801220A1

DE3801220A1 - Multi-stage binary counter equipped for test runs

Info

Publication number: DE3801220A1
Application number: DE19883801220
Authority: DE
Inventors: Bernd Dipl Ing Kossack
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1988-01-18
Filing date: 1988-01-18
Publication date: 1989-07-27
Also published as: DE3801220C2

Abstract

Groups of counter stages (ZG1 to ZG4) are formed which are connected to one another, and from their own group output to their own group input, via logic elements (G6 to G21) in such a manner that, in a test mode, the groups successively run through all possible counting stage states so that, overall, relatively few counter pulses are needed for the complete test. <IMAGE>

Description

Die Erfindung betrifft einen vielstufigen Binärzähler einer Ausstattung zur Durchführung von Testläufen.The invention relates to a multi-level binary counter Equipment for carrying out test runs.

Von der Erfindung sind insbesondere synchrone Binärzähler sowie solche Zähler betroffen, die in integrierter Bauweise realisiert sind.In particular, synchronous binary counters and of the invention those counters affected, implemented in an integrated design are.

Bei Binärzählern mit hoher Stufenzahl sind Testläufe zur Fehler erkennung, bei denen sämtliche möglichen Zählerstände durchlaufen werden, viel zu zeitaufwendig. Simulationen, die einen einiger maßen befriedigenden Fehlererkennungsgrad garantieren, sind sehr rechenintensiv und erfordern zur Auswertung ebenfalls einen großen Zeitaufwand.For binary counters with a high number of stages, test runs are an error Detection in which all possible meter readings run through become way too time consuming. Simulations that some guaranteeing a satisfactory level of error detection are very good computationally intensive and also require one for evaluation a lot of time.

Es ist auch schon so vorgegangen worden, daß die Kette von Zählerstufen in Teilketten gegliedert wurde, die jeweils über einen gesonderten Anschluß zugänglich sind, über den diese Teil ketten unabhängig vom Zählerstand der benachbarten Teilketten weitergeschaltet werden können. Bei großer Stufenzahl und insbe sondere bei einer Realisierung in integrierter Bauweise bringt diese Lösung jedoch große technologische und aufbaumäßige Probleme mit sich.It has also been done that the chain of Counter levels have been divided into sub-chains, each of which a separate connection is accessible through which this part chains regardless of the counter reading of the neighboring partial chains can be forwarded. With large number of stages and esp especially when implemented in an integrated design this solution, however, presents major technological and structural problems with yourself.

Die Aufgabe der Erfindung besteht darin, einen vielstufigen Binärzähler so auszugestalten, daß bei ausreichend hohem Fehler erkennungsgrad Testläufe möglich sind, ohne daß die vorgenannten Schwierigkeiten auftreten und insbesondere solche Testläufe sich bei vergleichsweise geringem Zeitaufwand durchführen lassen.The object of the invention is a multi-stage To design binary counters so that with a sufficiently high error degree of recognition Test runs are possible without the aforementioned Difficulties arise and in particular such test runs themselves can be carried out with comparatively little time.

Erfindungsgemäß wird dies dadurch erreicht, daß bei einem solchen Binärzähler vorzugsweise gleich großen Gruppen von Zählerstufen mit gegenüber der Gesamtstufenzahl kleiner Anzahl von Stufen jeweils Verknüpfungsschaltungen zugeordnet sind, die in ihrem einen logischen Zustand den normalen Zählbetrieb unbeeinflußt lassen und ihrem anderen logischen Zustand, der durch Anlegen eines Testbeginnsignals an einem allen Gruppen von Zählerstufen gemeinsamen Signalanschluß hergestellt wird, nach Erreichen der höchsten Zählerstellung der zugehörigen Gruppe von Zählerstufen eine Veränderung dieser Zählerstellung durch nachfolgende Zähl impulse verhindert, so daß das dieser Zählerstellung entsprechen de Übertragsignal aufrechterhalten bleibt und somit jeder nach folgende Zählimpuls die nachfolgende Gruppe von Zählerstufen um eine Zählstellung weiterschaltet.According to the invention, this is achieved in that with such Binary counters are preferably equal groups of counter stages with a smaller number of stages than the total number of stages each logic circuits are assigned, which in their a logical state does not affect normal counting leave and their other logical state, which by creating a test start signal on all groups of counter stages common signal connection is established after reaching the highest counter position of the associated group of counter levels a change in this counter position by subsequent counting Prevents impulses, so that this counter position corresponds de carry signal is maintained and thus everyone after following counting pulse the following group of counter levels increments a count.

Beim erfindungsgemäßen Binärzähler ist also zu Testzwecken ledig lich ein einziger zusätzlicher externer Anschluß erforderlich. Die benötigten Verknüpfungsschaltungen sind insbesondere bei inte griertem Schaltungsaufbau vom Aufwand her unerheblich. Wegen der in der angegebenen Art und Weise vorgenommenen Gruppenbildung und Beeinflussung der Gruppen lassen sich mit einer geringen An zahl von Zählimpulsen sämtliche Zählerausgänge aktivieren und dementsprechend unter geringem Zeitaufwand hohe Fehlererkennungs grade erzielen.The binary counter according to the invention is therefore single for test purposes Lich only one additional external connection required. The required logic circuits are especially with inte ized circuit structure irrelevant in terms of effort. Because of the Group formation carried out in the specified manner and influencing the groups can be done with a low An Activate all counter outputs using the number of counts and accordingly, high error detection in a short amount of time just achieve.

Gemäß einer weiteren Ausgestaltung der Erfindung umfaßt jede Gruppe von Zählerstufen nur eine einzige Zählstufe. Die Anzahl der erforderlichen Zählimpulse ist dann minimal. So werden z. B. für den Testlauf eines 13-bit-Zählers lediglich 14 Zählimpulse benötigt.According to a further embodiment of the invention, each comprises Group of meter levels only a single meter level. The number the required counting pulses are then minimal. So z. B. for the test run of a 13-bit counter, only 14 counts needed.

Nachstehend wird die Erfindung anhand eines Ausführungsbeispiels unter Bezugnahme auf die eine Figur näher erläutert, die einen solchen erfindungsgemäß aufgebauten Binärzähler zeigt. The invention based on an exemplary embodiment with reference to the one figure explained, the one shows such binary counter constructed according to the invention.

Der in der Figur dargestellte Binärzähler ist ein 16-bit-Zähler und besteht aus vier Gruppen von Zählerstufen, die jeweils vier Zählerstufen umfassen. Bei diesen Gruppen von Zählerstufen handelt es sich jeweils um integrierte Baueinheiten ZG 1 bis ZG 4. Diese Baueinheiten weisen jeweils vier Voreinstelleingänge P 0 bis P 3, vier Zählerausgänge A 0 bis A 3, einen Ausgang RC 0, an dem bei Erreichen des höchsten Zählerstandes ein Übertragsignal auftritt, ferner einen Takteingang CK, einen Löscheingang CLR, einen ersten Sperreingang ENP, über den, sofern ein Signal vom Binärwert 0 anliegt, ein Weiterzählen der Zählerstufen dieser Baueinheit verhindert ist, sowie einen zweiten Sperreingang ENT, über den ebenfalls ein Weiterzählen verhindert werden kann, wo bei in einem solchen Fall darüber hinaus jedoch auch ein gegeben enfalls vorhandenes Übertragsignal am Ausgang RC 0 wegfällt.The binary counter shown in the figure is a 16-bit counter and consists of four groups of counter stages, each comprising four counter stages. These groups of counter stages are integrated units ZG 1 to ZG 4 . These modules each have four preset inputs P 0 to P 3 , four counter outputs A 0 to A 3 , an output RC 0 at which a carry signal occurs when the highest counter reading is reached, a clock input CK , a clearing input CLR , a first lock input ENP , Via which, if a signal of binary value 0 is present, the counter stages of this unit are prevented from counting further, and a second lock input ENT , via which further counting can also be prevented, where, in such a case, however, a carry signal which may also be present is also present at the RC 0 output is omitted.

Den einzelnen Zählerstufengruppen bzw. Baueinheiten ZG 1 bis ZG 4 Verknüpfungsschaltungen zugeordnet, über die im normalen Zählbe trieb die Weitergabe des Übertragssignals von einer Baueinheit an die nachfolgende erfolgt und die im Testbetrieb bewirken, daß eine Baueinheit nach Erreichen ihres höchsten Zählerstandes auch beim Auftreten nachfolgender Zählimpulse in diesem Zählerstand verbleibt.The individual counter level groups or units ZG 1 to ZG 4 are assigned logic circuits via which the transmission of the carry signal from one unit to the next occurs in normal Zählbe operation and which in test mode cause a unit to reach its highest counter reading even when subsequent counting pulses occur remains in this counter reading.

Als Beispiel werden die Verknüpfungsschaltungen näher erläutert, die zwischen der Baueinheit ZG 1 und der Baueinheit ZG 2 angeordnet sind. Zu diesen Verknüpfungsschaltungen gehören ein NAND-Glied G 9 mit drei Eingängen, dessen einer Eingang B mit dem Übertragaus gang RC 0 der Baueinheit ZG 1 verbunden ist, dessen weiterer Ein gang C über einen Inverter G 10 mit dem Übertragsausgang RC 0 der zweiten Baugruppe ZG 2 in Verbindung steht und dessen dritter Ein gang A an einen Prüfsignaleingang TS angeschlossen ist. Zu diesen Verknüpfungsschaltungen gehört ferner ein zweites NAND-Glied G 8 mit zwei Eingängen, von denen der Eingang B über einen Inverter G 7 mit dem genannten Testsignaleingang TS in Verbindung steht und dessen anderer Eingang A zusammen mit entsprechenden Eingängen der entsprechenden zwischen anderen Baueinheiten ZF angeordneten NAND-Gliedern G 13 und G 18 an der Übertragsausgang RC 0 der ersten Baueinheit ZG 1 angeschlossen ist. Die Ausgänge der beiden erwähn ten NAND-Glieder G 8 und G 9 sind an den Eingängen A und B eines dritten NAND-Gliedes G 11 angeschlossen, dessen Ausgang mit dem Sperreingang ENP der zweiten Baueinheit ZG 2 in Verbindung steht. Entsprechend dem letztgenannten NAND-Glied G 11 ist auch dem Ein gang ENP der ersten Baueinheit ZG 1 ein NAND-Glied G 6 vorgeschal tet, dessen einer Eingang B jedoch mit dem Prüfsignaleingang TS verbunden ist und dessen anderer Eingang A direkt mit dem Über tragssignalausgang RCO der Baueinheit ZG 1 in Verbindung steht.The logic circuits which are arranged between the assembly ZG 1 and the assembly ZG 2 are explained in more detail as an example. These logic circuits include a NAND gate G 9 with three inputs, one input B of which is connected to the carry output RC 0 of the module ZG 1 , the further input C of which via an inverter G 10 to the carry output RC 0 of the second module ZG 2 is connected and the third input A is connected to a test signal input TS . These logic circuits also include a second NAND gate G 8 with two inputs, of which input B is connected to said test signal input TS via an inverter G 7 and whose other input A is arranged together with corresponding inputs of the corresponding one between other units ZF NAND gates G 13 and G 18 are connected to the carry output RC 0 of the first module ZG 1 . The outputs of the two mentioned NAND elements G 8 and G 9 are connected to the inputs A and B of a third NAND element G 11 , the output of which is connected to the lock input ENP of the second module ZG 2 . Corresponding to the latter NAND gate G 11 , the input ENP of the first module ZG 1 is preceded by a NAND gate G 6 , one input B of which, however, is connected to the test signal input TS and the other input A of which is connected directly to the carry signal output RCO the unit ZG 1 is connected.

Zwischen den Baueinheiten ZG 2 und ZG 3 bzw. zwischen den Bauein heiten ZG 3 und ZG 4 sind identische Verknüpfungsschaltungen ange ordnet. Das bedeutet auch, daß von dem einen Testsignaleingang TS aus sämtliche Baugruppen ZG 1 bis ZG 4 beeinflußt werden können.Between the units ZG 2 and ZG 3 or between the units ZG 3 and ZG 4 identical logic circuits are arranged. This also means that all modules ZG 1 to ZG 4 can be influenced from the one test signal input TS .

Nachstehend wird die Funktion des erfindungsgemäßen Binärzählers näher erläutert.The following is the function of the binary counter according to the invention explained in more detail.

Im normalen Zählbetrieb liegt am Testsignaleingang TS der Binär wert 0 an, mit der Folge, daß über das der ersten Baugruppe ZG 1 vorgeschaltete NAND-Glied G 6 am Sperreingang ENP dieser Bauein heit der Binärwert 1 liegt und damit der Zählbetrieb dieser Bau einheit freigegeben ist. Da außerdem am zweiten Sperreingang ENT dieser Baueinheit dauernd ebenfalls der Binärwert 1 angelegt ist, können am Zähleingang CK auftretende Zählimpulse aufeinanerfol gende Zählerstände der Zählerstufen dieser Baueinheit einstellen. Ein Übertragssignal, das am Ausgang RC 0 bei Erreichen des höchsten Zählerstandes auftritt, kann auf den Freigabeeingang ENP der zweiten Baueinheit ZG 2 durchgreifen, so daß entsprechend dem nor malen Zählbetrieb ein danach auftretender Zählimpuls am Eingang CK die Zählstufen dieser Baueinheit um einen Zählerstand wei terschalten kann. Entsprechendes gilt für die Weiterschaltung der Zählerstufen der übrigen Baueinheiten ZG beim jeweiligen Auf treten eines Übertragssignals am Übertragssignalausgang der je weils vorangehenden Baueinheit.In normal counting operation, the binary value 0 is present at the test signal input TS , with the result that the binary value 1 is present at the lock input ENP of this component via the NAND gate G 6 connected upstream of the first component ZG 1 and thus the counting operation of this component is released . Since, in addition, binary value 1 is also permanently applied to the second lock input ENT of this unit, counting pulses occurring at the counter input CK can set counter readings of the counter stages of this unit. A carry signal, which occurs at output RC 0 when the highest counter reading is reached, can reach through to the enable input ENP of the second module ZG 2 , so that, according to the normal counting operation, a counting pulse subsequently occurring at input CK switches the counting stages of this module by a counter reading can. The same applies to the switching of the counter stages of the other ZG units when a carry signal occurs at the carry signal output of the respective preceding unit.

Im Testbetrieb liegt am Testsignaleingang TS ein Signal des Binär werts 1. Wenn nun bei der ersten Baueinheit ZG 1 bzw. der ersten Gruppe von Zählerstufen der Zählerendstand erreicht ist und da mit ein Übertragssignal am Ausgang EC 0 auftritt, liefert das die ser Baueinheit vorgeschaltete NAND-Glied ND 30 ein Signal des Bi närwerts 0, so daß nunmehr ein Weiterzählen dieser Gruppe von Zählerstufen durch nachfolgende Zählimpulse unterbunden ist. Es bleibt damit das Übertragssignal am Ausgang RC 0 der Baueinheit ZG 1 erhalten und gelangt über die NAND-Glieder G 9 und G 11 an den Zählerfreigabeeingang ENP der Baueinheit ZG 2, so daß die danach auftretenden aufeinanderfolgenden Zählimpulse nacheinander die Zählerstände der Zählerstufen dieser Baueinheit ZG 2 einstellen. Wenn der höchste Zählerstand dieser Gruppe von Zählerstufen er reicht ist und damit am Ausgang RC 0 ein Übertragssignal auftritt, wird über die Verknüpfungselemente G 10, G 9 und G 11 ein Weiter zählen verhindert. Das Übertragssignal gelangt über die nachge ordneten NAND-Glieder G 14 und G 16 an den Zählerfreigabeeingang ENP der dritten Baueinheit ZG 3. Auch die zu dieser Baueinheit ge hörende Gruppe von Zählerstufen wird nun durch nachfolgende Zähl impulse nach Durchlaufen sämtlicher Zwischenstufen in den höchsten Zählerstand gebracht und dann über G 15, G 14 und G 16 gesperrt. Entsprechende Vorgänge spielen sich im Zusammenhang mit der letz ten Gruppe von Zählerstufen ZG 4 ab, so daß schließlich sämtliche Zählerstufen den dem höchsten Gesamtzählerstand entsprechenden Zustand einnehmen. Es sind damit schon nach relativ wenigen Zählimpulsen sämtliche Zählerausgänge A 0 bis A 3 sämtlicher Bau einheiten ZG 1 bis ZG 4 aktiviert worden. Allgemein ausgedrückt sind hierfür Nmin = g (2^m - 1) + 2ⁿ Zählimpulse erforderlich, wobei mit g die Anzahl gleich großer Zählerstufengruppen, mit m die Anzahl der Zählerstufen innerhalb dieser gleich großen Grup pen und mit n die Anzahl der Stufen, die keiner solchen Gruppe angehören, also die Anzahl der verbleibenden Zählerstufen bezeich net ist.In the test operation of the binary is located at the test signal input TS signal value 1. Now, when the terminal count is reached in the first module ZG 1 and the first group of counter stages and there with a carry signal at the output EC 0 occurs, provides the upstream Ser assembly NAND -Link ND 30 a signal of Bi närwert 0, so that a further counting of this group of counter stages is prevented by subsequent counting pulses. The carry signal at output RC 0 of module ZG 1 is thus retained and reaches the counter enable input ENP of module ZG 2 via NAND gates G 9 and G 11 , so that the successive counting pulses that occur thereafter successively increase the counter readings of the counter stages of this module ZG 2 set. If the highest counter reading of this group of counter stages is sufficient and a carry signal occurs at the output RC 0 , further counting is prevented via the logic elements G 10 , G 9 and G 11 . The carry signal arrives at the counter enable input ENP of the third component ZG 3 via the downstream NAND gates G 14 and G 16 . The group of meter stages belonging to this unit is now brought to the highest meter reading by subsequent counting pulses after passing through all intermediate stages and then blocked via G 15 , G 14 and G 16 . Corresponding processes take place in connection with the last group of meter stages ZG 4 , so that finally all meter stages assume the state corresponding to the highest total meter reading. Thus, all counter outputs A 0 to A 3 of all construction units ZG 1 to ZG 4 have already been activated after a relatively few counting pulses. Generally speaking, this requires Nmin = g (2 ^m - 1) + 2 ⁿ counts, where g is the number of equal-sized groups of meter levels, m is the number of meter levels within these equally-sized groups, and n is the number of levels that none belong to such a group, that is, the number of remaining counter stages is designated.

Mit der geringsten Anzahl von Zählimpulsen läßt sich ein voll ständiger Testlauf dann durchführen wenn m = 1 ist also jede "Gruppe" nur eine Zählerstufe umfaßt bzw. zwischen allen Zähler stufen Verknüpfungsschaltungen der beschriebenen Art angeordnet sind.With the smallest number of counts, a complete test run can be carried out when m = 1, so each "group" comprises only one counter level or logic circuits of the type described are arranged between all counters.

Die erfindungsgemäße Zählerausbildung ist nicht nur für Aufwärts zähler sondern auch für Abwärtszähler und kombinierte Aufwärts- Abwärtszähler möglich.The counter design according to the invention is not only for upwards counters but also for down counters and combined up counters Down counter possible.

Claims

1. Multistage binary counter with the possibility of carrying out test runs, characterized in that preferably equally large groups (ZG 1 to ZG 4 ) of counter stages with a smaller number (e.g. 16) than the total number of stages (e.g. 4) of Levels each logic circuits (G 6 to G 21 ) are assigned, which leave unaffected in their normal state of normal counting operation and in their other logical state, which is produced by applying a test start signal to a signal connection (TS) common to all groups of counting stages , after reaching the highest counter position of the associated group of counter stages (ZG 1 to ZG 4 ) prevent a change in this counter position by subsequent counting pulses, so that the carry signal corresponding to this counter position is maintained and this carry signal to the next group of counter stages ( Pass on ZG 1 to ZG 2 ), so that each subsequent count pulse follows this incrementing group of counters (ZG 1 to ZG 4 ) by one counter position.

2. Binary counter according to claim 1, characterized records that each group of counter levels only comprises a counter stage.