DE3327250A1

DE3327250A1 - Echtzeit-fehlererkennungseinrichtung fuer miller-codierte binaerdaten

Info

Publication number: DE3327250A1
Application number: DE19833327250
Authority: DE
Inventors: Ladislao Chumey 07095 Woodbridge N.J. Csengery
Original assignee: Lockheed Electronics Co Inc
Current assignee: Lockheed Electronics Co Inc
Priority date: 1982-09-07
Filing date: 1983-07-28
Publication date: 1984-03-08
Also published as: FR2532772A1; FR2532772B3; GB2126849B; BE897202A; IT1198653B; CH655626B; IT8309484A0; US4502142A; GB8317916D0; ES523862A0; GB2126849A; IT8309484A1; ES8405216A1; NL8302446A

Description

DlpL-Iag. Hans-Jürgen Müller ~ 4 -

IMpL-Chem. Dr. Gerhard Schupiner DipL-Ing. Hans-Peter Gauger Luclle-Grahn-Str. 38 - D 8000 München ΘΘ

Lockheed Electronics Company Ine 1501 U. S. Highway C. S. No.

Plainfield, Neu/ Jersey 07061 U.S.A.

ECHTZEIT-FEHLERERKENNUNGSEINRICHTUNG FÜR MILLER-CODIERTE BINSRDATEN

Echtzeit-Fehlererkennungseinrichtung für Miller-codierte

Binärdaten

Die Erfindung bezieht sich auf eine Echtzeit-Fehlererkennungseinrichtung, insbesondere zur Erkennung von Fehlern in bestimmten Arten codierter Binärdaten.

Auf dem Gebiet der Digitaldaten-Fehlererkennung sind Paritätsfehler-Prüfverfahren allgemein bekannt und werden weitgehend angewandt. Solche Paritäts-Prufverfahren erfordern jedoch normalerweise die Verwendung eines zusätzlichen Paritätsbits, das einer Folge von "1"- und "O"-Bits zugefügt wird. Üblicherweise werden die "1"-Bits in einem bestimmten Abschnitt oder einer bestimmten Folge von Bits, die ein Segment oder ein Computerwort bilden, gezählt. Wenn das ungerade Paritätssystem angewandt wird, muß die Anzahl von "1"-Bits in jedem Computerwort ungerade" sein. Wenn die spezielle Codierung eines bestimmten Computerworts eine gerade Anzahl von "1"-Bits ergibt, wird ein Paritätsbit in Form einer binären "1" zugefügt. Wenn die spezielle Codierung eines bestimmten Computerworts eine ungerade Anzahl "1"-Bits ergibt, wird ein Paritätsbit "0" zugefügt.

Es gibt viele Variationen der vorstehenden Methode zur Fehlererkennung, die aber alle die bedeutsame Charakteristik aufweisen, daß den Daten Bits zugefügt werden, um ein berechenbares Muster zu erzeugen, und daß die Fehler als Verletzungen des berechneten Musters erkannt werden. Die zusätzlichen Bits werden als Zusatzbits bezeichnet, und eine große Menge an Zusatzbits vergrößert die zur Abarbeitung der Daten erforderliche Bandbreite. Daher sind solche Methoden nicht optimal.

In der US-PS 4 122 441 ist eine Echtzeit-Fehlererkennungseinrichtung für biphasencodierte oder ähnlich codierte Digitaldaten angegeben. Biphasen- oder ähnlich codierte Daten sind dadurch gekennzeichnet, daß sie zwei Übergänge in einer Bitzelle entweder für eine binäre "1" oder eine binäre "0" sowie einen übergang in einer Bitzelle für den anderen Binärwert aufweisen. Eine solche Codierung resultiert von sich aus in einer geraden Anzahl Übergänge entsprechend dem Binärwert, der durch die zwei übergänge zwischen jedem Auftreten des durch einen Übergang repräsentierten anderen Binärwerts repräsentiert ist. Die überprüfung hinsichtlich der Anzahl übergänge des durch zwei Übergänge dargestellten Binärwerts liefert eine Anzeiga beim Auftreten einer ungeraden Anzahl Übergänge. Dies stellt einen Fehlerzustand dar. Die erläuterte Einrichtung verwendet eine Logikschaltung, die auf den "1"- und "O"-Datentaktimpuls anspricht, der aus den selbsttaktenden biphasencodierten Daten gewonnen wird. Wenn ein Fehlerzustand erkannt wird, wird ein Fehleranzeigesignal erzeugt.

Zusätzlich zu den Biphasencodes zur Codierung von Binärdaten, die zwei Übergänge in einer Bitzelle für einen ausgewählten Binärwert aufweisen, gibt es eine Anzahl Codes, die als Doppeldichte-Codes bekannt sind, z. B. den Miller-Code, bei dem in einer gegebenen Bitzelle niemals mehr als ein übergang vorgesehen ist. Solche Codes können mit der in der vorgenannten ÜS-PS angegebenen Einrichtung nicht verarbeitet werden. Da Doppeldichte-Codes den doppelten Dateninhalt in einem Kanal bestimmter Bandbreite gegenüber Biphasencodes ermöglichen, werden die erstgenannten Codes in großem Umfang verwendet. Es besteht somit großer Bedarf für eine Fehlererkennungseinrichtung, die eine Echtzeit-Fehlererkennung durchführen kann, wenn sie bei doppeltdichten Miller-codierten oder ähnlich codierten Binärdaten zur Anwendung gelangt.

Die Echtzeit-Fehlererkennungseinrichtung nach der Erfindung für mit doppelter Dichte Miller-codierte oder in ähnlicher Weise codierte Binärdaten, wobei während der Decodierung des die Daten enthaltenden Signalverlaufs Signale erzeugt werden, die die Intervalle zwischen aufeinanderfolgenden übergängen des Signalverlaufs bezeichnen, wobei diese Intervalle bei einem fehlerfreien Signalverlauf eine kurze, eine Zwischen- und eine lange Periode im Verhältnis 2:3:4 haben, ist gekennzeichnet durch Mittel, die einen ersten und einen zweiten Betriebszustand haben und die so geschaltet sind, dai⁵ sie zwischen diesen Zuständen aufgrund jeder Erfassung eines der Zwischenperiode entsprechenden Übergangsintervalls in dem Signalverlauf abwechseln, durch Mittel, die sicherstellen, daß die erstgenannten Mittel den ersten Zustand aufgrund jeder Erfassung eines der langen Periode entsprechenden Übergangsintervalls des Signalverlaus haben, und durch Mittel, die ein Fehlersignal erzeugen, wenn die erstgenannten Mittel zum Zeitpunkt der Erfassung eines der langen Periode entsprechenden Übergangsintervalls den zweiten Zustand haben.

Anhand der Zeichnung wild die Erfindung beispielsweise näher erläutert. Es zeigen:

Fig. 1 ein Logikdiagramm einer Decodierschaltung, die die Fehlererkennungseinrichtung nach der Erfindung enthält;

Fig. 2 Signalverläufe, die die Operation der Schaltung nach Fig. 1 erläutern;

Fig. 3 Signalverläufe, die einen weiteren Aspekt der Operation der Schaltung nach Fig. 1 erläutern; und

Fig. 4 Signalverlaufe, die eine bestimmte Art eines Codes mit doppelter Dichte beschreiben.

- r- S

Bevor die Einrichtung erläutert wird, sollen der Miller-Code und andere Codes dieser Klasse erörtert werden. Fig. 3 zeigt einen willkürlichen Datenbitstrom 10. Unmittelbar unterhalb des Stroms 10 sind die Grenzen 11 der Bitzellen für jedes Datenbit gezeigt. Zeile 12 zeigt den Miller-codierten Impulszug für die Bits 10. Die Codierregeln für den Miller-Code geben an, daß jede "1" einen Übergang in der Mitte einer Bitzelle hat, während eine "0" einen Übergang am Beginn einer Bitzelle hat, unter der Voraussetzung, daß kein Übergang in geringerem Abstand als zwischen zwei Bitzellen auftritt. Daher wird der für eine auf eine "1" folgende "0" erforderliche erste Übergang übersprungen oder verzögert.

Zur Decodierung von Miller-codierten Daten ist es vorteilhaft, einen Taktgeber zu verwenden, dessen Impulse im halben Bitzellenintervall auftreten. Der zeitliche Verlauf eines solchen Taktimpulses ist in Linie 13 von Fig. 3 dargestellt. Ein Vergleich des Miller-codierten Signalverlaufs 12 mit dem Taktsignal 13 zeigt, daß die Intervalle zwischen Übergängen des Signalverlaufs 12, ausgedrückt als Taktimpulse 13, gleich "2", "3" oder "4" entsprechend Linie 14 von Fig. 3 sind. D. h., bei einem fehlerfreien Verlauf haben die Intervalle zwischen aufeinanderfolgenden Übergängen des Signalverlaufs eine kurze, eine Zwischen- oder eine lange Periode im Verhältnis 2:3:4. Es ist somit zweckmäßig, sich einen Miller-codierten Signalverlauf so vorzustellen, daß er aus einer Serie von "2"-, "3"- und "4"-Intervallen in Form der halben Bitzellenintervalle oder des Taktimpulses mit doppelter Frequenz besteht. Eine Analyse der Miller-Codierung zeigt, daß für jede willkürliche Folge codierter Bits die Anzahl von "3"-Intervallen, die zwischen jeweils zwei "4"-Intervallen auftreten, immer gerade sein muß. Diese Charakteristik bildet die Grundlage der vorliegenden Erfin-

dung. D. h., wenn bei der Decodierung eines Miller-codierten Datenstroms zwischen aufeinanderfolgenden "4"-Intervallen eine ungerade Anzahl von "3"-Intervallen auftritt, liegt ein Fehler vor.

Ein weiteres Codierschema, bei dem die vorliegende Fehlererkennungs-Einrichtung anwendbar ist, ist in Fig. 4 gezeigt. Zu Vergleichszwecken entsprechen der Datenbitstrom 10 und die Bitzellenuarstellun? 11 Fig. 3. Wenn der Datenstrom 10 in Form von ßi-Phasenzeichen (Βϊφ-Μ) entsprechend dem Verlauf ¹5 codiert ist, und wenn eine Kippstufe ihren Zustand aufgrund jedes positiv werdenden Übergangs ändert und die negativ werdenden Übergänge ignoriert, wird ein codierter Verlauf 16 erzeugt. Wenn der Verlauf 16 mit den Taktimpulsen 13 doppelter Frequenz in Beziehung gesetzt wird, entsprechen die Intervalle zwischen Übergängen dem Verlauf 17. Zur einfacheren Erläuterung ist der codierte

TM
Verlauf 16 mit HDDR Il bezeichnet und hat die gleiche Charakteristik wie der Miller-Code insofern, als in einem fehlerfreien Signal immer eine gerade Anzahl von '^"-Intervallen zwischen "4"-Intervallen vorhanden ist.

Es gibt weitere Codierungsarten ähnlich dem Miller-Code, die mittels der angegebenen Einrichtung auf Fehler geprüft werden können. Die angegebene Einrichtung eignet sich für einen modifizierten Miller-Code, bei dem eine "1" einen Übergang in der Mitte einer Bitzelle und eine "0" einen Übergang am Beginn hat, wobei aber der übersprungene oder verzögerte Übergang der Übergang der "1" ist, wenn darauf eine "0" folgt. Wenn die "1"- und die "0"-Definition des modifizierten Miller-Codes umgekehrt wird, resultiert der "Wood"-Code. Die Wood-Codierung erzeugt den gleichen Verlauf wie der Miller-Code, tritt jedoch eine halbe Bitzelle früher

AO

auf. Sämtliche Codes mit Doppeldichte von der Art des Miller-Codes erfordern eine "Präambel", die 1-0-1-Übergänge enthält, damit sich die Decodierer auf die Bitzellengrenzen aufschalten können. Insbesondere muß der Decodierer eine "4" erkennen, um mit dem codierten Signal synchronisiert zu werden. Beim Miller-Code erzeugt eine 1-0-1-Folge eine "4".

Fig. 1 zeigt eine Einrichtung zur Verarbeitung eines Millercodierten Datenstroms und zur Erzeugung eines NRZ-Pegel-Datensignals daraus sowie eines tIRZ-Pegel-Taktsignais und eventuell eines Fehlersignals. Die codierten Daten werden bei 20 an den Eingang eines Übergangsdetektors 21 irgendeiner bekannten Bauart geführt. Der Ausgang des Übergangsdetektors 21 wird über die Leitung 22 dem Lösch-Eingang eines Schieberegisters 23 zugeführt, dessen Dateneingang D mit einer positiven Spannungsquelle oder einem logischen "1"-Eingang verbunden ist. Dem Takt-Eingang des Registers 23 wird ein "16 χ CLOCK"-Signal zugeführt, dessen Impulsgeschwindigkeit das 16fache der Datenbitgeschwindigkeit beträgt. Das "16 χ CLOCK"-Signr.l kann in jeder bekannten Weise erzeugt und mit dem ankommenden Signalverlauf synchronisiert werden. Das Schieberegister 23 weist eine Mehrzahl von Ausgängen C8, C9, C16, C17,C20, C24, C25, C29 und C36 auf, die jeweils Zählwerten gleicher Anzahl entsprechen. Somit bilden die verschiedenen Ausgänge des Schieberegisters 23 eine Zeitbasis für die zeitliche Steuerung der Intervalle zwischen aufeinanderfolgenden Übergängen in den ankommenden codierten Daten, wie sie von dem Übergangsdetektor 21 erfaßt werden.

Zur Veranschaulichung ist ein Miller-codiertes Datensegment in Fig. 2, Signalverlauf 50, dargestellt. Der Verlauf 51

stellt das "16 χ CLOCK"-Signal dar, und die Verläufe 52-60 stellen entweder die direkten oder indirekten Ausgänge dar, die den Ausgängen C8-C36 des Schieberegisters 23 für das Datensegment 50 entsprechen. Wenn z. B. das Schieberegister anfangs gelöscht wurde, verschiebt sich der Ausgang auf C8 von einer logischen "0" zu einer logischen "1" bei der achten Zählung des "16 χ CLOCK"-Signals entsprechend Verlauf 52. Der Ausgang C16 verschiebt sich gleichermaßen bei der sechzehnten Zählung entsprechend Verlauf 54 etc.

Es ist zu beachten, daß das beispielsweise Datensegment 50 aus einem "4"-, einem "?"- und einem "2"-Intervall in der angegebenen Reihenfolge zusammengesetzt ist, wie bei 61, bzw. 63 gezeigt ist. Infolgedessen erscheinen zwischen den den Abschnitt 61 definierenden Übergängen Ausgangsimpulse an jedem der Ausgänge C8-C29. Da der Übergang zwischen 61 und 62 vorhanden ist, wird der Zählwert C36 nicht erreicht, und das Schieberegister wird rückgesetzt und wiederholt seinen Taktzyklus. Hinsichtlich der kürzeren, durch 62 und 63 bezeichneten Intervalle manifestieren nur die geeigneten Ausgänge eine Änderung in einer ohne weiteres verständlichen Weise.

Ein Vergleich der Fig. 2 und 3 zeigt, daß jeder Taktimpuls im Verlauf 13 von Fig. 3 acht Taktimpulsen im Verlauf 51 von Fig. 2 entspricht. D. h. ,. der Ausgang C8 des Schieberegisters 23 markiert das halbe Bitzellenintervall.

Gemäß Fig. 1 werden die Ausgänge des Schieberegisters 23, wie durch konventionelle Bezeichnungen dargestellt ist, einer Serie von sechs Logikgliedern G-1, G-2, G-3, G-4, G-5 und G-6 zugeführt. Den Logikgliedern G-1, G-2 und G-3 wird außerdem der Ausgang des Übergangsdetektors 21 über Leitun-

as.

gen 22 und 24 zugeführt. Wenn also der Detektor 21 ein Ausgangssignal erzeugt, bevor das Schieberegister 23 den Zählwert 20 erreicht, erscheint am Ausgang des Logikglieds G-1 ein "2"-Impuls (vgl. Verlauf 64 in Fig. 2).

Wenn der erfaßte Übergang zwischen den Zählwerten 20 und 29 erscheint, erscheint am Ausgang von G-2 ein "3"-Impuls (vgl. Verlauf 65 in Fig. 2).

Wenn schließlich der erfaßte übergang zwischen den Zählwerten 29 und 36 erscheint, erscheint am Ausgang von G-3 ein "4"-lmpuls (vgl. Verlauf 66 in Fig. 2).

Die Logikglieder G-4, G-5 und G-6 erzeugen entsprechende Taktsteuerimpulse bei den Zählwerten 8, 16 bzw. 24, wie die Verläufe 67, 68 und 69 in Fig. 2 zeigen.

Für die weitere Verarbeitung der Signale zur Extraktion der NRZ-Pegel-Daten ist eine Serie von D-Flipflops 25, 26 und 27 vorgesehen, die miteinander und mit Logikgliedern G-1 bis G-5 und G-7 bis G-13 zusammengeachaltet sind. Es ist zu beachten, daß gleich bezeichnete Zuleitungen entweder direkt oder durch ein Nicht-Glied zusammengeschaltet sind. Z. B. wird der Ausgang des Glieds G-3 invertiert und dem entsprechenden Eingang beider Glieder G-8 und G-13 zugeführt.

Das NRZ-Pegel-Taktsignal wird von einem weiteren D-Flipflop 28 extrahiert, das mit einem Nicht-Glied 1-1 und mit den Logikgliedern G-14 bis G-22 in der gezeigten Weise verschaltet ist.

In Verbindung mit dem Decodiervorgang ist es erforderlich, die Anzahl von "3"-Intervallen zu "zählen", und dies wird

- Vi -

erreicht durch die Serie von D-Flipflops 29, 30 und 31, die in der gezeigten Weise mit Logikgliedern G-23, G-24 und G-25 verschaltet sind. Die Takteingänge der Flipflops 30 und 31 sind mit dem "16 χ CLOCK"-Glied verbunden und wirken als Schieberegister zur Übertragung des Zustande des Flipflops 29, d. h. des Signals an seinem Q-Ausgang, mit kurzer Verzögerung zu dem Q- und dem Q-Ausgang des Flipflops 31, wobei diese Ausgänge mit 3PO bzw. 3PO bezeichnet sind. Wie in der Zeichnung zu sehen ist, ist der 3P0-Ausgang mit den Eingängen der Logikglieder G-7, G-15, G-19 und G-24 sowie mit einem Eingang eines Glieds G-26 verbunden, und zwar zu einem noch zu erläuternden Zweck. Der 3PO-Ausgang des Flipflops 31 ist gleichermaßen mit Gliedern G-9, G-18, G-21 und G-23 verbunden.

Schließlich ist ein zweiter Eingang des Glieds G-26 mit dem "4"-Ausgang des Glieds G-3 verbunden, und der Ausgang von G-26 ist mit einem Eingang eines Glieds G-27 verbunden. Der Ausgang C36 des Schieberegisters 23 wird nach Invertierung mit dem zweiten Eingang von G-27 verbunden. Wie gezeigt, wird das Fehlersignal am Ausgang von G-27 erhalten.

Bei diesem Beispiel sind die Logikglieder G-2 bis G-6 sowie G-25 UND-Glieder, während sämtliche anderen NAND-Glieder sind.

Unter Annahme einer fehlerlosen Erfassung des Miller-codierten Verlaufs 12 von Fig. 3 sind die Ausgänge 3PO und 3PO des Flipflops 31 entsprechend den Verläufen 70 und 71. Die NRZ-Pegel-Information am Q-Ausgang des Flipflops 26 entspricht Verlauf 72, während der NRZ-Pegel-Taktausgang am "Q-Ausgang des Flipflops 28 dem Verlauf 73 entspricht.

-Yl-

Wenn aus irgendeinem Grund ein übergang in dem codierten Signalverlauf an einem unrichtigen Punkt, z. B. innerhalb des Kreises 74 im Verlauf 75, auftritt, erscheint das 3PO-Signal nunmehr entsprechend dem Verlauf 76. Da der Übergang im Kreis 74 verzögert ist und nunmehr als "4"-anstatt als "3"-Intervall erscheint, koinzidiert der "4"-Impuls am Glied G-26 mit einer logischen "1" an 3PO, so daß an das Glied G-27 eine logische "0" angelegt wird und dieses Glied an seinem Ausgang eine logische "1" als Fehlersignal erzeugt (vgl. Verlauf 77 in Fig. 3). Es ist zu beachten, daß das Auftreten eines Zählwerts 36 ebenfalls zur Erzeugung eines Fehlersignals führt.

Sämtliche Komponenten von Fig. 1 mit Ausnahme der Glieder G-26 und G-27 sind erforderlich, um die Miller-codierten Daten zu decodieren. Durch die Hinzufügung von nur zwei NAND-Gliedern, und zwar die Glieder G-26 und G-27, erfolgt somit die Fehlererkennung.

Zusammenfassend ist zu sagen, aaß die Signale an den Ausgängen der GLieder G-1, G-2 und G-3 die Intervalle zwischen aufeinanderfolgenden Übergängen des gerade decodierten Signalverlaufs bezeichnen, wobei die Intervalle für einen fehlerfreien Verlauf eine kurze, eine Zwischen- oder eine lange Periode im Verhältnis 2:3:4 haben. Die Flipflops 29, 30 und 31 bilden Mittel mit eirem ersten und einem zweiten Betriebszustand, die so geschaltet sind, daß sie zwischen diesen Zuständen abwechseln aufgrund jeder Erfassung eines der Zwischenperiode entsprechenden Übergangsintervalls in dem ankommenden Signalverlauf. Durch Anlegen des "4"-Signals über Glied G-25 zum Lösch-Eingang des Flipflops 29 wird letzteres jedesmal, wenn am Glied G-3 ein "4"-Ausgang erscheint, in einen Ansteuerungszustand gebracht. Diese

Mittel stellen sicher, daß sich die Flipflops 29, 30 und 31 in einem ersten oder Startzustand aufgrund jeder Erfassung eines der langen Periode entsprechenden ÜbergangsIntervalls in dem ankommenden Signalverlauf befinden. Wenn sich die Flipflops 29, 30 und 31 zum Zeitpunkt der Erkennung eines ÜbergangsIntervalls mit langer Periode in ihrem zweiten Zustand befinden, erzeugen die Glieder G-26 und G-27 ein Fehlersignal.

Die Logikglieder G-23 und G-24 bilden Leitmittel, die wirksam m.h dem verzögerten Ausgang, also mit 3PO und 3PO, gekoppelt sind zum Anlegen von Eingangssignalen, dem '^"-Signal, abwechselnd an den Takt- und den Lösch-Eingang des Flipflops 29. Das Glied G-25 bildet ein zusätzliches Mittel, das als ODER-Glied wirkt und zwischen den Löscheingang des Flipflops 29 und die Leitglieder geschaltet ist.

Claims

Patentansprüche

ny Echtzeit-Fehlererkennungseinrichtung für mit doppelter Dichte Miller-codierte oder in ähnlicher Weise codierte Binärdaten, wobei während der Decodierung des die Daten enthaltenden Signalverlaufs Signale erzeugt werden, die die Intervalle zwischen aufeinanderfolgenden Übergängen des / Signalverlaufs bezeichnen, wobei diese Intervalle bei einem fehlerfreien Signalverlauf eine kurze, eine Zwischen- und eine lang~> Periode im Verhältnis 2:3:4 haben, gekennzeichnet durch Mittel (29, 30, 31), die einen ersten und einen zweiten Betriebszustand haben und so geschaltet sind, daß sie zwischen diesen Zuständen aufgrund jeder Erfassung eines der Zwischenperiode entsprechenden Übergangsintervalls in dem Signalverlauf abwechseln,

Mittel (G-25), die sicherstellen, daß die erstgenannten Mittel (29, 30, 31) den ersten Zustand aufgrund jeder Erfassung eines der langen Periode entsprechenden Übergangsintervalls des Signalverlaufs haben, und Mittel (G-26, G-27), die ein Fehlersignal erzeugen, wenn die erstgenannten Mittel (29, 30, 31) zum Zeitpunkt der Erfassung eines der langen Periode entsprechenden Übergangsintervalls den zweiten Zustand haben.
2. Einrichtung nach Anspruch 1,
dadurch gekennzeichnet,

daß die Fehlersignal-Erzeugungsmittel (G-26, G-27) Elemente aufweisen zur Erzeugung eines Fehlersignals, wenn ein Signalverlauf-Übergang nicht innerhalb eines vorbestimmten Intervalls nach der Erfassung des vorhergehenden Übergangs erfaßt wird, wobei das vorbestimmte Intervall die lange Periode überschreitet.
3. Einrichtung nach Anspruch 1,
dadurch gekennzeichnet,

daß die Fehlersignal-Erzeugungsmittel ein NAND-Glied (G-26) umfassen, das einen ersten Eingang, der den Zustand der zwei Betriebszustände aufweisenden Mittel (29, 30, 31) wiedergibt, einen zweiten Eingang, der wirksam mit dem Ausgang eines Elements (G-3) verbunden ist, das in dem Signalverlauf das Auftreten derjenigen Übergänge erfaßt, die von einem unmittelbar vorhergehenden Übergang um ein der langen Periode entsprechendes Intervall beabstandet sind, und einen Ausgang zur Erzeugung des Fehlersignals aufweist.
4. Einrichtung nach Anspruch 3,
dadurch gekennzeichnet,

daß die Fehlersignal-Erzeugungsmittel ein weiteres NAND-Glied (G-27) umfassen, dessen einer Eingang mit dem Ausgang des erstgenannten Glieds (G-26) verbunden ist, dessen zweiter Eingang wirksam mit einer Einheit (23) verbunden ist, die ein Signal erzeugt, wenn das Intervall zwischen aufeinanderfolgenden Übergängen des Signalverlaufs eine vorbestimmte Dauer, die länger als die lange Periode ist, überschreitet, und dessen Ausging das Fehlersignal enthält.
5. Einrichtung nach Anspruch 1,
dadurch gekennzeichnet,

daß die einen ersten und einen zweiten Betriebszustand aufweisenden Mittel umfassen:

eine Mehrzahl Flipflops (29, 30, 31), die in Form eines Schieberegisters verschaltet sind, wobei das erste Flipflop (29) als Eingang wirkt und den folgenden Flipflops (30, 31) Taktimpulse zugeführt werden zur Erzeugung eines verzögerten Ausgangssignals, das den Zustand des ersten Flipflops (29) bezeichnet,

Signalleitelemente (G-23, G-24), die wirksam mit dem verzögerten Ausgang gekoppelt sind zur Zuführung von Eingangssignalen abwechselnd nacheinander an den Takt- und den Lösch-Eingang des ersten Flipflops (29) als eine Funktion des verzögerten Ausgangssignals, und - eine Eingangseinheit für die Signalleitelemente (G-23, G-24), die wirksam mit dem Ausgang eines Elements (G-2) gekoppelt ist, das in dem Signalverlauf das Auftreten derjenigen übergänge erfaßt, die von einem unmittelbar vorhergehenden Übergang um ein der Zwischenperiode entsprechendes Intervall beabstandet sind.
6. Einrichtung nach Anspruch 5,
dadurch gekennzeichnet,

daß zwischen den Lösch-Eingang des ersten Flipflops (29) und die Signalleitelemente (G-23, G-24) ein als ODER-Glied wirkendes zusätzliches Element (G-25) eingeschaltet ist und den Lösch-Eingang mit dem Ausgang eines Elements (G-3) koppelt, das in dem Signalverlauf das Auftreten derjenigen Übergänge erfaßt, die von einem unmittelbar vorhergehenden übergang um ein der langen Periode entsprechendes Intervall beabstandet sind.
7. Einrichtung nach Anspruch 5,
dadurch gekennzeichnet,

daß der verzögerte Ausgang und der Ausgang des Elements (G-2), das in dem Signalverlauf Übergänge erfaßt, die von vorhergehenden übergängen um das Zwischenperioden-Intervall beabstandet sind, gemeinsam als Eingänge an eine Einheit gekoppelt sind, die den codierten Signalverlauf unter Erzeugung eines NRZ-Pegel-Signals decodiert.